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1學習情境五測試題（3）B.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過A.在VHDL語法規(guī)則中，變量是一個局部量，只2。A.③①B.⑤②C.④⑤DA.2#1111_1110#B.7#276#C.9#170#D.15#E#E1A.原理圖/HDL文本輸入→適配→綜合→時序仿真→編程下載→功能仿真→硬件B.原理圖/HDL文本輸入→功能仿真→綜合→適配→時序仿真→編程下載→硬件3C.原理圖/HDL文本輸入→功能仿真→綜合→時序仿真→編程下載→適配→硬件D.原理圖/HDL文本輸入→適配→時序仿真→編程下載→功能仿真→綜合→硬件A.LOOP是循環(huán)語句，它可以使一組順序語句重復執(zhí)行，執(zhí)行的次數(shù)由設定的循A.Max+PlusIIB.ModelSim1.VHDL與一般編程語言類似，有自己的語法規(guī)制，但與一般編程語42.MAX+plusⅡ的元件符號文件能被QuartusⅡ打開并讀取，但不能進行修改。9.國際上生產(chǎn)FPGA/CPLD的主流公司，并且在國內(nèi)占有市場份額較大的主要是10.EDA
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