EDA應(yīng)用技術(shù) 第2版 課件 01-四路搶答器設(shè)計(jì)方案課件

項(xiàng)目3四路搶答器設(shè)計(jì)制作方案基于FPGA的最小系統(tǒng)板，用VHDL程序設(shè)計(jì)制作四路搶答器。通過(guò)四路搶答器電路設(shè)計(jì)，理解VHDL程序的結(jié)構(gòu)及語(yǔ)言要素，熟悉VHDL程序的數(shù)據(jù)對(duì)象、數(shù)據(jù)類(lèi)型及基本運(yùn)算符。教學(xué)目標(biāo)項(xiàng)目3四路搶答器設(shè)計(jì)制作方案技能目標(biāo)知識(shí)目標(biāo)素質(zhì)目標(biāo)(1)能使用QuartusPrime軟件，應(yīng)用文本輸入法設(shè)計(jì)數(shù)字電路。(2)能將數(shù)字電路轉(zhuǎn)化為硬件語(yǔ)言描述文件。(3)能用按鍵開(kāi)關(guān)、數(shù)碼管、蜂鳴器設(shè)計(jì)數(shù)字電路的輸入與輸出部分。(4)能進(jìn)行VHDL程序與FPGA的在線聯(lián)合調(diào)試。(5)會(huì)設(shè)置信號(hào)數(shù)據(jù)對(duì)象的主要屬性。(6)能自定義數(shù)據(jù)類(lèi)型。(1)了解常用硬件描述語(yǔ)言類(lèi)型。(2)熟悉VHDL程序的基本格式和規(guī)范。(3)熟悉VHDL程序的數(shù)據(jù)對(duì)象。(4)知道信號(hào)數(shù)據(jù)對(duì)象的主要屬性。(5)熟悉VHDL程序的數(shù)據(jù)類(lèi)型。(6)熟悉VHDL程序的基本運(yùn)算符。(1)訓(xùn)練程序語(yǔ)言編寫(xiě)規(guī)范。(2)培養(yǎng)遵守電子設(shè)計(jì)的規(guī)范流程。(3)培養(yǎng)勤于動(dòng)手、樂(lè)于實(shí)踐的習(xí)慣。任務(wù)描述項(xiàng)目3四路搶答器設(shè)計(jì)制作方案

四路搶答器功能要求：主持人控制開(kāi)關(guān)可控制搶答起始時(shí)刻；四位參賽者的搶答按鍵按下時(shí)，搶答器能準(zhǔn)確的判斷出搶答者，用LED燈指示或數(shù)碼管顯示；搶答器應(yīng)具有互鎖功能，當(dāng)某位參賽者完成搶答后，其他各位參賽者搶答鍵無(wú)效。四路搶答器設(shè)計(jì)要求：在QuartusPrime20.1軟件平臺(tái)，基于VHDL程序設(shè)計(jì)四路搶答器控制器；通過(guò)ModelSim-Altera2020.1仿真軟件仿真檢查設(shè)計(jì)結(jié)果；選用FPGA-EP4CE6E22C8最小系統(tǒng)板，按鈕開(kāi)關(guān)、LED燈、數(shù)碼管等元件進(jìn)行硬件測(cè)試。設(shè)計(jì)方案項(xiàng)目3四路搶答器設(shè)計(jì)制作方案

搶答信號(hào)通過(guò)輸入電路輸入四路搶答控制器，經(jīng)控制器鎖存對(duì)應(yīng)的搶答者信息并輸出顯示信號(hào)與提示信號(hào)，通過(guò)輸出電路顯示搶答信息與提示信息。四路搶答控制器的邏輯電路包括判斷、鎖存、譯碼等邏輯電路。四路搶答控制器根據(jù)輸出的復(fù)雜程度可設(shè)計(jì)為：用發(fā)光二極管指示搶答成功與否、用數(shù)碼管顯示搶答成功者的編號(hào)、用數(shù)碼管顯示搶答成功者編號(hào)的同時(shí)發(fā)出提示聲音等等。本項(xiàng)目設(shè)計(jì)的四路搶答器用數(shù)碼管顯示搶答成功者的編號(hào)。1.搶答信號(hào)輸入電路設(shè)計(jì)項(xiàng)目3四路搶答器設(shè)計(jì)制作方案

用按鈕開(kāi)關(guān)控制搶答信號(hào)的輸入，當(dāng)按鈕開(kāi)關(guān)閉合時(shí)，向FPGA輸入高電平，指示發(fā)光二極管發(fā)光；當(dāng)按鈕開(kāi)關(guān)斷開(kāi)時(shí)，向FPGA輸入低電平，指示二極管不發(fā)光。4個(gè)搶答輸入電路的原理圖，如圖3.1所示。圖3.1搶答信號(hào)輸入電路原理圖2.主持人控制信號(hào)輸入電路設(shè)計(jì)項(xiàng)目3四路搶答器設(shè)計(jì)制作方案用自鎖開(kāi)關(guān)控制什么時(shí)候開(kāi)始搶答。當(dāng)開(kāi)關(guān)閉合時(shí)，向FPGA輸入高電平，指示發(fā)光二極管發(fā)光，四路搶答器處于搶答狀態(tài)；當(dāng)開(kāi)關(guān)斷開(kāi)時(shí)，向FPGA輸入低電平，指示二極管不發(fā)光，四路搶答器處于搶答準(zhǔn)備狀態(tài)。主持人控制信號(hào)輸入電路的原理圖，如圖3.2所示。圖3.2主持人控制輸入電路原理圖3.輸出電路設(shè)計(jì)項(xiàng)目3四路搶答器設(shè)計(jì)制作方案（1）用發(fā)光二極管顯示搶答成功與否的輸出電路原理圖，如圖3.3所示圖3.3發(fā)光二極管顯示輸出電路原理圖項(xiàng)目3四路搶答器設(shè)計(jì)制作方案（2）用數(shù)碼管顯示搶答成功者編號(hào)的輸出電路原理圖，如圖3.4所示。圖3.4數(shù)碼管顯示輸出電路原理圖項(xiàng)目3四路搶答器設(shè)計(jì)制作方案（3）用數(shù)碼管顯示搶答