三輸入多數(shù)表決器版圖設(shè)計

希望對大家有所幫助，多謝您的瀏覽！希望對大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對大家有所幫助，多謝您的瀏覽！授課：XXX集成電路版圖設(shè)計課程設(shè)計報告課題名稱：三輸入多數(shù)表決器姓名：XXXX學號：21111111班級：電子科學與技術(shù)班希望對大家有所幫助，多謝您的瀏覽！希望對大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對大家有所幫助，多謝您的瀏覽！授課：XXX1.概述集成電路是一種微型電子器件或部件。它是采用一定的工藝，把一個電路中所需的晶體管等有源器件和電阻、電容等無源器件及布線互連在一起，制作在一小塊半導體晶片上，封裝在一個管殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能的微型結(jié)構(gòu)；這樣，整個電路的體積大大縮小，且引出線和接點的數(shù)目也可控制、大為減少，從而使電子元件向著微小型化、低功耗和高可靠性方面邁進一大步。目前，集成電路經(jīng)歷了小規(guī)模集成、中規(guī)模集成、大規(guī)模集成和超大規(guī)模集成。單個芯片上已經(jīng)可以制作包含臣大數(shù)量晶體管的、完整的數(shù)字系統(tǒng)。在整個集成電路設(shè)計過程中，版圖設(shè)計是其中重要的一環(huán)。它是把每個原件的電路表示轉(zhuǎn)換成集合表示，同時，元件間連接的線也被轉(zhuǎn)換成幾何連線圖形。對于復雜的版圖設(shè)計，一般把版圖設(shè)計劃分成若干個子版圖進行設(shè)計，對每個子版圖進行合理的規(guī)劃和布圖，子版圖之間進行優(yōu)化連線、合理布局，使其大小和功能都符合要求。版圖設(shè)計有特定的規(guī)則，這些規(guī)則是集成電路制造廠家根據(jù)自己的工藝特點而制定的。不同的工藝，有不同的設(shè)計規(guī)則。設(shè)計者只有得到了廠家提供的規(guī)則以后，才能開始設(shè)計。在版圖設(shè)計過程中，要進行定期的檢查，避免錯誤的積累而導致難以修改。2.設(shè)計要求1).設(shè)計一個三輸入的多數(shù)表決器的版圖。希望對大家有所幫助，多謝您的瀏覽！希望對大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對大家有所幫助，多謝您的瀏覽！授課：XXX2)．分析三輸入多數(shù)表決器的功能及邏輯關(guān)系。3)．用與非門的形式構(gòu)建該表決器的電路圖。4)．利用EDA工具PDT畫出其相應(yīng)版圖。5)．利用幾何設(shè)計規(guī)則文件進行在線DRC驗證并修改版圖。3.電路分析根據(jù)三輸入多數(shù)表決器的功能要求設(shè)計如果同意則輸入1不同意輸入0三輸入表決器功能為有兩個或者兩個以上人同意則，則輸出1，否者輸出0,其真值表如下：AinBinCinOut00000010010001111000101111011111化簡真值表得邏輯表達式表示并化簡為：Out=ABC+ABC+ABC+ABC=AB+BC+AC=ABBCAC這樣可以用到三個兩輸入與非門和一個四輸入與非門，達到邏輯功能和晶體管數(shù)量最小化的效果，節(jié)約了版圖資源，減小了復雜程度。其邏輯電路圖很容易得出如下：希望對大家有所幫助，多謝您的瀏覽！希望對大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對大家有所幫助，多謝您的瀏覽！授課：XXX4.版圖設(shè)計版圖設(shè)計在一個重要環(huán)節(jié)，畫棒狀圖。其作用相當于打草稿，可以減少不必要的錯誤，同時提高工作效率。由電路圖可以畫出三輸入表決器的版圖棒狀圖如下：vddBCBCBACAC5.畫版圖1）LINUX系統(tǒng)下右擊鼠標點擊“新建終端”；2）輸入“mkdir20074456”，新建一個名為20074456的文件夾；3）cp–rfile.tar20074456,將根目錄下file.tar文件拷貝到新建的文件夾里面；4）輸入“cd20074456”進入工作目錄，讓知己的工作文件都在這個文件夾里生成希望對大家有所幫助，多謝您的瀏覽！希望對大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對大家有所幫助，多謝您的瀏覽！授課：XXX輸入“tarxvffile.tar”解壓文件夾file.tar到20074456；5）輸入“pdt”打開新建版圖路徑界面，新建的版圖libriryname是liling，cellname是liling1；6）按照棒形圖畫出版圖，注意同層間各區(qū)域的距離及其工藝參數(shù)，并標注；7）畫好之后，進行DRC驗證；版圖設(shè)計規(guī)則檢查，是對IC版圖做幾何尺寸檢查，以確保電路能夠被特定加工工藝實現(xiàn)。結(jié)果如下圖：輸入“zse”，打開新建電路圖路徑界面，電路圖libriryname是liling2,cellname是liling3；8）用Mos管畫出三輸入表決器電路圖：希望對大家有所幫助，多謝您的瀏覽！希望對大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對大家有所幫助，多謝您的瀏覽！授課：XXX9）畫好之后，進行ERC驗證；電氣規(guī)則檢查，檢查電源、地的短路，懸空器件和節(jié)點特性。檢查無誤之后，生成lvs網(wǎng)表文件如下；希望對大家有所幫助，多謝您的瀏覽！希望對大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對大家有所幫助，多謝您的瀏覽！授課：XXX10）輸入“l(fā)dc-iinv.lvs”，進行l(wèi)vs驗證，再打開界面中修改其中五個地方，①在PRIMARY之后，將原來的內(nèi)容改為版圖的cellname，②在LIBRARY之后，將原來的內(nèi)容改為版圖的libraryname，③在第一個SCH—NETLIST之后，將原來的內(nèi)容改為電路圖的libraryname，④在第二個SCH—NETLIST之后，將原來的內(nèi)容改為電路圖的cellname，⑤將最后三行字符刪除。保存更改結(jié)果。開始跑運行，版圖與電路圖一致性檢查，將版圖與電路圖對比，經(jīng)檢查電路的加連接，與MOS的寬長比是否匹配。11）驗證完之后，可查看驗證結(jié)果，如果有錯誤，可根據(jù)錯誤原因和錯誤出處進行修改，直至驗證結(jié)果正確。6.心得體會畫版圖，選擇比例比較重要。開始我們僅用了半天時間就畫出了版圖，但是由于畫的距離太近，沒有把握好各模塊減的距離導致了重畫。剛開始時候要希望對大家有所幫助，多謝您的瀏覽！希望對大家有所幫助，多謝您的瀏覽！授課：XXX授課：XXX希望對大家有所幫助，多謝您的瀏覽！授課：XXX每畫一步驗證一下是否有錯，當各個區(qū)域都出來了以后就可以用復制粘貼的方法去畫。比如我已經(jīng)畫好了電源的n注入?yún)^(qū)，在下面畫n管時就可以直接復制n注入?yún)^(qū)，應(yīng)為前面區(qū)域大小已經(jīng)訂好，復制可以避免各層間的距離問題。而且當管子要重復用時也可以復制以減少工作量和避免不必要的錯誤。根據(jù)版圖再畫電路圖，版圖和電路圖之間要相對應(yīng)，如哪個PMOS或哪個NMOS有接電源或接地，輸入、輸出及電源符號等等。課程設(shè)計，提前畫棒狀圖是其中的關(guān)鍵一環(huán)，版圖大多是根據(jù)棒狀圖畫的；另外，合理的布局布線也比較重要，可以使