14_互連與互連優(yōu)化1304.ppt

1、第14章 互連與互連優(yōu)化Coping with Interconnection,集成電路設計系列,莊奕琪 主講,本章概要,概述 互連電阻 互連電容 互連電感 互連延時優(yōu)化,傳輸線效應 串擾 布局布線 電源分配,本章參考書,Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 3 &9。 中譯本：周潤德等譯，數(shù)字集成電路-電路、系統(tǒng)與設計，電子工業(yè)出版社，2004.10。第3章和第9章。

2、 John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley & Sons, Inc., 2002. Chapters 14. 中譯本：周潤德譯，超大規(guī)模集成電路與系統(tǒng)導論，電子工業(yè)出版社，2004.1。第14章。,14.1 概述 現(xiàn)代IC中的互連,鋁互連（0.25m工藝,四層）,銅互連（0.25m工藝，七層）,14.1 概述 互連的發(fā)展趨勢,14.1 概述 互連線,電路圖,實際視圖,14.1 概述 互連的寄生參數(shù),串聯(lián)電阻,自身電感,對地電容,線間電容,寄生電阻,寄生電容,寄生電感,14.1 概述 分析簡化條件

3、,考慮了導線的大部分寄生參數(shù),只考慮電容的模型,若導線的電阻很大，可以不考慮電感 若導線的電阻較小且較短，可以只考慮電容 若導線的電阻很小且較長，則需考慮電感 若導線的平均間距很大，可以不考慮線間電容,14.1 概述 互連尺寸變化的影響,14.1 概述 互連對延遲的貢獻,線長,線厚,電阻率(1/),線寬,縱向參數(shù)由工藝決定： t，() 橫向參數(shù)由版圖決定：l，w Rline越小，允許通過互連線的電流越大，互連延遲越小,14.2 互連電阻 如何計算互連電阻？,薄層電阻方塊數(shù),與版圖尺寸無關,14.2 互連電阻 薄層電阻,14.2 互連電阻 常用導體的電阻率與薄層電阻,電阻率（可能用于互連的金屬材

4、料）,薄層電阻（傳統(tǒng)工藝中可用作互連的材料）,不同粗細,帶拐角,不同工藝層,14.2 互連電阻 電阻計算實例,14.2 互連電阻 接觸電阻,接觸電阻 互連與硅及多晶之間的接觸（有源接觸孔） 不同互連層之間的接觸（通孔） 降低接觸電阻的途徑 信號線盡量保持在同一層上 增大接觸孔，但效果不明顯（因電流集聚效應使電流集中在接觸孔的周邊） 增多接觸孔 0.25m CMOS工藝接觸電阻典型值 有源接觸孔520 通孔15 ,14.2 互連電阻 實例:Intel 0.25m工藝,5 metal layers Ti/Al - Cu/Ti/TiN Polysilicon dielectric,14.2 互連電阻

5、 趨膚效應,趨膚效應：在非常高的頻率下，電流主要在導體的表面流動，其電流密度隨進入導體的深度而呈指數(shù)下降 趨膚深度：電流下降到其額定值的1/e時所處的深度 臨界頻率：趨膚深度達到導體最大尺寸（W或H）的1/2時的頻率 ffs時導體單位長度電阻,導體的電阻率,周圍電介質(zhì)的介電常數(shù),信號的頻率,鋁在1GHz下的=2.6m,14.2 互連電阻 鋁導線的趨膚效應,襯底為SiO2,14.2 互連電阻 IR壓降對噪聲容限的影響,M,1,X,I,R,R,V,DD,I,高電平,低電平,14.2 互連電阻 IR壓降在芯片上的分布,較差,較好（增加了電源旁路線）,IR電壓降最大,精確分析互連線的IR需要強大的ED

6、A工具（如Cadence-power）,14.3 互連電容 互連系統(tǒng)中的電容,導線對襯底的電容 底面 邊緣 導線之間的電容 同層 異層,第2層互連,第1層互連,14.3 互連電容 互連電容的影響因素,互連線的形狀與尺寸 互連線與襯底的距離 互連線周圍的介質(zhì) 互連線與周圍導線的距離,14.3 互連電容 互連與襯底間的電容,互連與襯底間的電容成為電路負載電容的一部分,絕緣介質(zhì)的介電常數(shù),14.3 互連電容 不考慮邊緣效應的電容計算,氧化層厚度,14.3 互連電容 考慮邊緣效應的電容計算:模型1,實例,邊緣效應影響項,側(cè)面效應影響項,14.3 互連電容 考慮邊緣效應的電容計算:模型2,14.3 互連

7、電容 電容隨線寬/介質(zhì)厚度比的變化,介質(zhì)為SiO2 tdi為介質(zhì)厚度,平板電容,總電容,導線厚度/介質(zhì)厚度比,導線寬度/介質(zhì)厚度比,14.3 互連電容 電容與尺寸的關系,14.3 互連電容 實例:0.25mCMOS工藝(1),邊緣電容,平面電容,下極板,上極板,電容平均值（平面電容aF/m2，邊緣電容aF/m),14.3 互連電容 實例:0.25mCMOS工藝(2),最小間距下單位長度線間電容的平均值（aF/m),位于第1層鋁上的10cm長、1m寬的導線： 平面電容3pF 邊緣電容8pF 總的對地電容11pF 最小間距下的線間電容9.5pF,14.4 互連電感 電感的來源,14.4 互連電感

8、電感的估算與作用,電感的估算 當周邊電介質(zhì)的介電常數(shù)為、導磁率為時，一條導線單位長度的電容c和電感l(wèi)滿足以下關系 電感對電路性能的影響 振蕩與過沖效應 阻抗失配引起的信號反射 導線間的電感耦合 Ldi/dt引起的開關噪聲 何時需考慮電感 很長的互連線 極高的頻率：1GHz 低電阻率的互連材料；如Cu,14.4 互連電感 數(shù)字IC中的浪涌電流,14.4 互連電感 電源線的電感,只考慮電感的等效電路,完整等效電路,電源引線串聯(lián)電感,14.4 互連電感 Ldi/dt電壓降與輸入信號沿的關系,輸出電壓,電感誘生引線壓降可達電壓擺幅的38（0.95V/2.5V) 加去耦合電容可顯著降低電感誘生電壓（加2

9、00pF去耦電容后，從0.95V 降至70mV) 輸入上升/下降時間越長，電感誘生壓降越低（50ps為0.95V，800ps為0.1V）,引線電流,引線壓降,14.4 互連電感 同時切換噪聲(SSN),門的翻轉(zhuǎn)率 任一時刻電路中同時切換的門數(shù) 與電路設計類型及時鐘有關,典型電路的翻轉(zhuǎn)率分布,串行隨機邏輯鏈的SSN,14.4 互連電感 門的翻轉(zhuǎn)率,14.4 互連電感 動態(tài)MOS電路中的SSN,14.4 互連電感 針對Ldi/dt的改進(1),I /O壓焊塊（驅(qū)動電容大，切換電流大）的電源引線與芯片內(nèi)核（電流變化速度快）的電源引線分開 采用多個電源線和地線。一般每條電源引線只連接510個驅(qū)動器，具

10、體數(shù)目取決于驅(qū)動器內(nèi)同時切換門數(shù)和門的上升/下降時間 仔細選擇封裝位置，使電源引線和接地引線盡量短,導線及壓焊線長,導線及壓焊線短,14.4 互連電感 針對Ldi/dt的改進(2),適當增加片外輸入信號的上升及下降時間，在能滿足電路延時要求的前提下，取其最大值 盡量使消耗大電流的翻轉(zhuǎn)不會發(fā)生 采用先進的封裝技術（如焊球Solder Bump），盡量減小每條引線的電容和電感。,14.4 互連電感 針對Ldi/dt的改進(3),增加PCB板上的去耦電容C。最好每條電源線都加，它與引線電感L構(gòu)成LC低通網(wǎng)絡，可濾出電源線上浪涌電壓的高頻成分 增加芯片上的去耦電容。特別是切換速度高、信號翻轉(zhuǎn)快的電路。

11、0.25m CMOS工藝要求每50k門的模塊需要加一個12.5nF的去耦電容。,14.4 互連電感 片上去耦電容的實現(xiàn),方案1 采用薄柵氧的漏-源短路MOS管來實現(xiàn)，但面積太大 柵氧化厚度為9.0nm時，320nF電容需要80mm2的芯片面積！ 方案2 焊線附接芯片電容WACC 通過壓焊線將1個2F、2cm2的電容連在芯片上，再用160對VDD/GND壓焊線板電源網(wǎng)絡連到該芯片上,問題 封裝電感L與電源網(wǎng)絡去耦電容C可能產(chǎn)生頻率為 的諧振 過去：諧振頻率時鐘頻率，對電路無影響 現(xiàn)在：諧振頻率時鐘頻率，對電路有顯著影響 對策 給去耦電容串聯(lián)1個可變電阻，但會引入附加的IR壓降 適當選取去耦電容的

12、值，使諧振頻率移到不影響的頻率范圍內(nèi),14.4 互連電感 去耦電容的諧振問題,互連線的信號會被延遲的時間。對于高速電路，有可能f1/（即T），這個延遲需要考慮，即要求盡量縮短，亦即減少Rline和Cline。,14.5 互連延時優(yōu)化 互連產(chǎn)生延時,14.5 互連延時優(yōu)化 集總模型,分布模型 電阻與電容沿線長連續(xù)分布 實際情形 必須解偏微分方程,集總模型 令導線總電阻為Rline，導線對地電容等效為Cline 導線較短且頻率不十分高時是較好的近似 只需解常微分方程,14.5 互連延時優(yōu)化 Elmore延時公式,RC樹 只有1個輸入節(jié)點s 所有節(jié)點的電容都是對地的電容 無閉合的電阻回路,s,根節(jié)點

13、s與節(jié)點i之間的延時估算,14.5 互連延時優(yōu)化 N級RC鏈的Elmore延遲計算,N級RC鏈,節(jié)點N的Elmore延時,節(jié)點i的Elmore延時,14.5 互連延時優(yōu)化 N級等分RC鏈的Elmore延遲計算,當N值充分大時，RC鏈分布rc線，且有,總長為L、單位長度電阻為r、單位長度電容為c的導線被等分成N段，每段長度L/N，每段電阻rL/N，每段電容cL/N，則其Elmore延遲為,一條導線的延遲與其長度的平方成正比 分布rc線的延遲是集總RC模型預測的延時的一半,14.5 互連延時優(yōu)化 T形等效電路,m級T形等效電路,m級T形等效電路,形等效電路,14.5 互連延時優(yōu)化 形等效電路,14

14、.5 互連延時優(yōu)化 梯形與形等效電路的比較,導線分段數(shù)越多，模擬精度越高，但模型越復雜，模擬所需時間越長,14.5 互連延時優(yōu)化 導線的SPICE模型,BSIM3支持均勻分布的型或梯形等效電路的rc模型(URC),導線名,導線二端節(jié)點,導線長度,導線分段數(shù)目,電容節(jié)點,模型名,每米導線電阻,每米導線電容,模型說明,z,14.5 互連延時優(yōu)化 分布rc線的精確延遲分析,14.5 互連延時優(yōu)化 連線電位隨時間和空間的變化,導線終端,接近導線始端,連線電壓v既是時間t的函數(shù)，也是空間z的函數(shù),驅(qū)動門,負載門,14.5 互連延時優(yōu)化基于等效電路的互連延遲估計(1),14.5 互連延時優(yōu)化 基于等效電路

15、的互連延遲估計(2),導線始端電壓,導線終端電壓,14.5 互連延時優(yōu)化 延時與連線長度的關系,14.5 互連延時優(yōu)化 集總模型與分布模型的比較,實例：10cm長、1m寬的導線,14.5 互連延時優(yōu)化 何時需考慮導線的rc延時？,導線的傳播延時tpRC驅(qū)動門的傳播延時tpgate 互連線的長度臨界長度 導線輸入信號的上升（下降）時間導線的上升（下降）時間RC,漏寄生電容,源寄生電容,14.5 互連延時優(yōu)化 帶傳輸門的延時估計,14.5 互連延時優(yōu)化 芯片上導線長度的分布,某先進微處理器芯片中導線長度的分布規(guī)律,隨著IC的發(fā)展，晶體管尺寸芯片總面積芯片上導線的平均長度,工藝尺寸門延時,互連延遲總

16、延時互連延遲,14.5 互連延時優(yōu)化 一般化按比例縮小,局部導線：長度按與其它尺寸同樣的比例（S1）縮小延時不變 長度不變：長度不縮小，其它尺寸按同樣比例（S1）縮小延時加長 全局導線：長度按比例（ Sc1） 縮小延時大大加長，如時鐘信號及數(shù)據(jù)與指令總線,全局導線的延時實際上按每年約50的速率增加（S=1.15，Sc=0.94）,14.5 互連延時優(yōu)化 恒電阻按比例縮小,導線厚度H不變，導線寬度及節(jié)距導線電阻不變，但水平方向的電容（邊緣及線間）。為抑制此效應，引入電容縮小因子c(1,但S），適當減少因尺寸縮小導致的C的增加，但對長線效果不顯著,14.5 互連延時優(yōu)化 采用低電阻率的互連導體,采

17、用Cu導體取代Al導體電阻率下降1.6倍降低R,常見導體的電阻率,14.5 互連延時優(yōu)化 采用低介電常數(shù)的互連介質(zhì),采用低介電常數(shù)介質(zhì)取代SiO2降低C,常見介質(zhì)的介電常數(shù),降低互連介質(zhì)介電常數(shù)的好處 延遲 串擾 功耗 低介電常數(shù)介質(zhì)材料的類型 inorganic (SiO2) organic (Polyimides) aerogels (ultra low-k),14.5 互連延時優(yōu)化 采用低介電常數(shù)的互連介質(zhì)(續(xù)),14.5 互連延時優(yōu)化 采用過渡金屬硅化物,硅化物（Silicide） 硅與一種難熔金屬形成的合成多晶材料 導電性好（電導率比多晶大810倍），在高溫工藝中不會熔化 常用的有W

18、Si2、TiSi2、PtSi2和TaSi 用于降低多晶接觸電阻,14.5 互連延時優(yōu)化 增加互連層的數(shù)量,必要性 芯片尺寸的減少及晶體管數(shù)的增加需要更多、更長的導線 更多的互連層有助于減少導線的長度,局部導線 置于較低的互連層 密集，較薄 重在提高集成密度和降低電容 全局導線 置于較高的互連層 寬厚，間距較大 重在降低導線電阻,14.5 互連延時優(yōu)化 分層優(yōu)化,14.5 互連延時優(yōu)化 地址線對策(1),存儲陣列的地址線 接有大量晶體管的多晶柵 線長（電阻大），負載重（電容大） 降低地址線延時的方法 方案1：全部采用多晶線，無多晶與金屬接觸占用的面積存儲密度大，但多晶電阻較大傳播延時長 方案2：

19、同時從線的兩端驅(qū)動地址線，可使最壞情形的延時減少到原來的1/4,降低地址線延時的方法（續(xù)） 方案3：采用旁路金屬線，每隔k個存儲單元與多晶連接1次 延時（k/2)2，主要取決于每個單元的多晶長度 k越小，降低延時的效果越好，但集成密度越低 若在1024個單元地址線中，每隔16個單元與旁路線連接1次，可使延時減少約4000倍,14.5 互連延時優(yōu)化 地址線對策(2),y,x,destination,Manhattan方式,source,對角線方式,容易實現(xiàn)自動布線及掩膜制造,節(jié)省線長20，面積15，通孔樹30延遲，功耗，集成密度,部分采用45布線的版圖實例,14.5 互連延時優(yōu)化 走線方式,14

20、.5 互連延時優(yōu)化 插入中繼器:作用,多級門鏈：插入中間緩沖器可使總的傳播延時 長互連線：插入中間緩沖器可使總的互連延時,中繼器,將總電阻為R、總電容為C的導線分為m段，每段之間插入1個中繼器,假定中繼器的延時與連線電容無關，則各個中繼器可采用同樣尺寸，有同樣大的延遲。 插入中繼器的最優(yōu)數(shù)目 使各導線段的延時=中繼器延時，可得到導線的最小延時,14.5 互連延時優(yōu)化 插入中繼器:簡單設計,單位長度導線的電阻、電容,每個中繼器的延時,未接中繼器時的導線延時,導線總長度,實際上中繼器的延時與連線電容有關，最優(yōu)延時下各個中繼器的尺寸不同,14.5 互連延時優(yōu)化 插入中繼器:精確設計(1),最小尺寸中

21、繼器的電阻,最小尺寸中繼器的電容,中繼器的尺寸系數(shù),中繼器的本征輸出電容/輸入電容,導線的單位長度電阻、電容,導線的總延時,最優(yōu)中繼器數(shù)目,最優(yōu)中繼器尺寸系數(shù),導線的總長度,中繼器的數(shù)目,未接中繼器時的導線延時,最短導線總延時,導線段的最優(yōu)長度,導線段的最短延時,14.5 互連延時優(yōu)化 插入中繼器:精確設計(2),當導線長度至少為2Lcrit時，插入中繼器才有意義,與布線層無關,14.5 互連延時優(yōu)化 插入中繼器:實例,簡單設計：,精確設計：0.25mCMOS工藝，tp1=32.5ps，Rd=7.8k，Cd=3fF，c=110aF/m，r=0.075/m,14.5 互連延時優(yōu)化 導線流水線,任

22、意時刻導線可同時處理k個信號提高導線數(shù)據(jù)處理能力 一個信號通過整條導線需k個時鐘周期通過各導線段的延時并未縮短,寄存器,將總電阻為R、總電容為C的導線分為k段，每段之間插入1個時鐘控制寄存器,時鐘信號,導線段,縮短延時的途徑 降低負載電容CL 提高驅(qū)動電流Iav 降低電壓擺幅Vswing 降低電壓擺幅的作用 縮短了延時 減少了動態(tài)功耗 降低了噪聲容限 降低電源電壓的作用 電壓擺幅，驅(qū)動電流，二者變化比例相當 對延時幾乎無作用,14.5 互連延時優(yōu)化 電壓擺幅對延時的影響,14.5 互連延時優(yōu)化 降擺幅電路,降低擺幅,長互連線,恢復擺幅,14.5 互連延時優(yōu)化 單端靜態(tài)降擺幅電路:雙電源,電壓擺

23、幅VDDLVDD,電壓擺幅VDD,缺點：需要兩個電源電壓VDD和VDDL，擺幅低時速度太慢,14.5 互連延時優(yōu)化 單端靜態(tài)降擺幅電路:單電源,電壓擺幅 |VTp|VDD-VTn,電壓擺幅 0VDD,電平轉(zhuǎn)換器,隔離器,電平恢復器,優(yōu)點：只需要1個電源電壓；抗干擾能力強 缺點：電壓擺幅降低值取決于閾值電壓，受工藝、體效應等影響波動大；面積大,14.5 互連延時優(yōu)化 差分靜態(tài)降擺幅電路,驅(qū)動器,接收器 (鐘控差分觸發(fā)器),互補低擺幅信號,優(yōu)點 對共模噪聲信號（如電源線噪聲、串擾）有很高的抑制能力 擺幅可以降得很低（如200mV),缺點 導線及控制門數(shù)量加倍 需增加額外的時鐘控制信號,14.5 互

24、連延時優(yōu)化 動態(tài)降擺幅電路:實例1,=0時，總線通過足夠大的上拉管M2預充電Vbus迅速上升至VDD =1時，總線通過非常小的下拉管如M1放電Vbus緩慢下降,M4與M3對稱（M3尺寸約為M4的1/2，tpHL=tpLH)反相器開關閾值VM=總線最小擺幅=0.5VDD擺幅低，但延時長(7.2ns),M4與M3非對稱（M3尺寸約為M4的7.5倍，tpHL0.5VDD擺幅高，但延時短(4.7ns),14.5 互連延時優(yōu)化 動態(tài)降擺幅電路:實例2,控制預充電時間控制互連線上的電壓,檢測互連線上的電壓與參考端REF電壓（一般為VDD/2）進行比較,優(yōu)點：互連線的電壓擺幅可以通過調(diào)整脈沖EN寬度進行精確

25、控制 缺點：EN寬度與互連線擺幅的關系與負載電容CL有關，驅(qū)動器不工作時互連線浮空,差分放大器,14.5 互連延時優(yōu)化 電流模式傳輸,電壓模式傳輸系統(tǒng) 輸入：電壓VDD代表邏輯1，電壓0代表邏輯0，傳輸信號擺幅VDD 輸出：將互連線電壓與開關閾值（VDD/2）進行比較 缺點：電源噪聲對輸入信號和開關閾值均有影響，電壓擺幅不能過低,優(yōu)點：電源噪聲作為共模干擾對信號路徑無影響，可在很低的噪聲容限下工作，電壓擺幅可以很低（如100mV） 缺點：靜態(tài)功耗較大,電流模式傳輸系統(tǒng) 輸入：注入電流Iin代表邏輯1，注入電流-Iin代表邏輯0，傳輸電壓波2IinZ0 輸出：用差分放大器檢測在終端電阻RT上的電

26、壓,14.6 傳輸線效應 什么是傳輸線效應？,深亞微米工藝縮短門延時，銅互連降低導線電阻,電路開關速度足夠快，互連電阻比較低,導線電感支配互連延遲特性,信號的上升/下降時間信號波形傳播過導線的時間,分布rc線分布lc線,傳輸線效應,14.6 傳輸線效應 傳輸線模型,g0,i0,r0,完整傳輸線 考慮r、c、l、g 適用于各種情形,有損傳輸線 考慮r、c、l 適用于Al基芯片上導線,無損傳輸線 考慮c、l 適用于Cu基芯片上導線及PCB導線,14.6 傳輸線效應 無損傳輸線,階躍輸入信號沿線的傳播速度 傳輸線單位長度的傳播延時 波傳播dx距離需對電容cdx充電的電流 傳輸線的特征阻抗,(與導線的

27、長度及頻率無關，對芯片上的導線，Z0=10200),14.6 傳輸線效應 信號波形的傳輸速度,注：大多數(shù)介質(zhì)材料的相對導磁率r1,實例: 信號傳播過印制板上的20cm長導線，所需時間1.5ns 信號傳播過芯片上的10cm長導線，所需時間0.65ns,14.6 傳輸線效應 信號反射與終端阻抗,終端阻抗決定了當波到達導線末端時有多少比例被反射,反射系數(shù),終端信號幅度,14.6 傳輸線效應 不同終端時傳輸線的特性,信號源內(nèi)阻的 影響,3. 經(jīng)tflight返回源端，亦發(fā)生近全反射（=2/3），使波幅增加2/3倍 4. 依次類推，直至波幅達到5V,14.6 傳輸線效應 傳輸線瞬態(tài)響應:斜格圖,1. 5

28、V輸入信號中只有一部分注入到傳輸線中 2. 經(jīng)tfight到達末端，然后發(fā)生全反射（=1)，使波幅加倍,14.6 傳輸線效應 輸入信號上升時間的影響,14.6 傳輸線效應 電容終端情形,14.6 傳輸線效應 有損傳輸線,傳輸方式與無損傳輸線相似，但幅值沿傳輸線不斷衰減,輸入信號的上升或下降時間傳輸線的飛行時間： 對1cm的芯片上導線，tr150ns 對50cm的PCB導線，tr8ns 導線的總電阻傳輸線的特征阻抗 ： 導線長度滿足條件（由上面兩個限制決定）： 傳輸線無損條件：,14.6 傳輸線效應 何時需考慮傳輸線效應？,實例：AI1層導線,14.6 傳輸線效應 抑制傳輸線效應:阻抗匹配,Z,

29、0,Z,L,Z,0,Z,0,Z,0,Z,S,在導線源端串聯(lián)匹配阻抗,在導線末端并聯(lián)匹配阻抗,14.6 傳輸線效應 匹配阻抗的獲得:方式,利用MOSFET實現(xiàn)阻抗，通過調(diào)整FET尺寸實現(xiàn)阻抗的匹配 0.25m CMOS工藝，W=53m的nFET與W=135m的pFET組合可實現(xiàn)50的阻抗,Out,M,r,V,DD,14.6 傳輸線效應 匹配阻抗的獲得:問題1,問題：FET阻抗隨工藝、電壓、溫度的變化高達100，而匹配阻抗的精度要求為10 對策：分段線匹配驅(qū)動器。改變尺寸系數(shù)si來調(diào)整每一分段電阻的大小，控制ci電平來決定每一分段是否接入（i=1，2，n）,14.6 傳輸線效應 匹配阻抗的獲得:問

30、題2,問題：FET阻抗并非線性，電阻隨電壓的變化而變化 對策：采用nFET-pFET對來代替單管,14.7 串擾 基本概念,串擾Crosstalk：兩條互連線間距很近時，一條線上的脈沖電壓通過寄生電容耦合(或電感耦合,但在目前的工藝中不重要）在另一條線上引起寄生信號。 串擾的大小取決于線間耦合電容的大小(Cc)以及線間電壓差隨時間的變化速率(dV12/dt)。,14.7 串擾 線間耦合電容,線間距S越小耦合電容越大串擾越嚴重,單位長度耦合電容,總耦合電容,14.7 串擾 2線間耦合等效電路,梯形等效電路,形等效電路,2條平行互連線,形等效電路,3條平行互連線,14.7 串擾 3線間耦合等效電路

31、,線上電荷,解析表示,矩陣表示,電流方程,14.7 串擾 3線間耦合模型,總的平板電容,底部及邊緣的影響,側(cè)面的影響,四角的影響,14.7 串擾 層間串擾:平板電容,總的重疊電容,Metal2,Metal1,為了使重疊面積盡量小，版圖設計時應使相鄰兩層連線交叉時相互垂直,14.7 串擾 層間串擾:重疊電容,14.7 串擾 對浮空線的串擾,擾動線（高擺幅時產(chǎn)生的擾動大）,浮空線（低擺幅時對擾動敏感）,實例,動態(tài)電路中的預充電節(jié)點,線間耦合電容,浮空線串擾特點：干擾電壓留存，并可能與后續(xù)干擾疊加而產(chǎn)生更糟的影響！ 常見浮空線：動態(tài)存儲器、片上總線、動態(tài)邏輯電路中的預充電節(jié)點等,0.5fF,6fF,

32、3 x 1 mm覆蓋,14.7 串擾 對被驅(qū)動線的串擾,被驅(qū)動線串擾特點：干擾電壓隨時間變化，最終會趨于0 當trxy時，Vy隨時間的變化按時間常數(shù)xy而指數(shù)衰減； 當trxy時，Vy隨時間的變化有一峰值，峰值高度隨tr而 驅(qū)動源阻抗Ry xy 串擾,擾動線（高擺幅時產(chǎn)生的擾動大）,被擾動線（低擺幅時對擾動敏感）,14.7 串擾 抑制串擾的途徑,盡量避免節(jié)點浮空 對串擾敏感的節(jié)點（低擺幅、浮空）應盡量遠離全擺幅信號線 在時序允許的前提下，盡量加大信號的上升（下降）時間，但會使開關功耗加大 在敏感的布線網(wǎng)絡中采用差分信號傳輸方法，使串擾信號成為不影響電路工作的共模信號源 相鄰（同層，異層）導線盡

33、量不要平行，相鄰層盡量垂直走線，平行走線盡量遠離 在兩個信號線之間加一條屏蔽線，或者在兩個信號層之間加一個屏蔽層，屏蔽線或屏蔽層接GND或VDD，使線間電容成為接地電容，但會增加電容負載,14.7 串擾 抑制串擾的布線方式,線間、層間加屏蔽,密集型布線結(jié)構(gòu)（DWF）,VDD,Signal,GND,14.7 串擾 串擾對延時的影響,假定X、Y、Z上的信號同時翻轉(zhuǎn) 最壞情形 X、Z翻轉(zhuǎn)方向相同且均與Y相反Cc兩端的電壓擺幅是信號擺幅的2倍等效電容負載為CL=CGND+4Cc串擾使延時增加 最好情形 X、Z、Y翻轉(zhuǎn)方向相同Cc兩端的電壓不變等效電容負載為CL=CGND串擾對延時無影響,Y對地電容,線

34、間耦合電容,串擾對電路延時的影響不僅與線間耦合電容的大小有關，還與信號的時序有關,14.7 串擾 串擾對延時的影響:實例,N位平行總線：假定所有輸入同時翻轉(zhuǎn)，但翻轉(zhuǎn)方向可以不同。第k條導線的傳播延時可表示為,因串擾而引入的延時比例系數(shù)，與相鄰的第k-1條和第k+1條導線的翻轉(zhuǎn)狀況有關,導線對地電容,導線電阻,驅(qū)動器的等效電阻,最好情形,最壞情形,14.7 串擾 抑制串擾延時的途徑,電路優(yōu)化：針對延時的瓶頸單元 版圖優(yōu)化：加入屏蔽線和屏蔽層 布線結(jié)構(gòu)優(yōu)化：采用預定義、保守的布線結(jié)構(gòu) 時序優(yōu)化：消除或避免引起最壞情形的導線翻轉(zhuǎn), 通過給總線插入編解碼，可消除“有害”的翻轉(zhuǎn)，但會增加額外的硬件和延時

35、開銷，要綜合考慮,14.8 布局布線 布局要求,布局要求 總面積盡量小 總連線長度盡量短 外輪廓盡量接近方形 盡量分塊化、層次化,需布局的邏輯塊及其連接關系,初始布局 結(jié)果,分塊化,層次化,14.8 布局布線 可分塊布局,14.8 布局布線 不可分塊布局,全局布線：確定各單元塊之間的連接路徑 細節(jié)布線：確定實現(xiàn)這些路徑的物理信息,14.8 布局布線 布線步驟,連線搜索：從起點到終點，尋找并確定布線路徑 迷宮布線：在從起點到終點的所有可能路徑中，尋找最短路徑,14.8 布局布線 柵格布線模型,14.8 布局布線 片上網(wǎng)絡,Internet 對于給定的范圍和大量連接點能夠一直正確地工作 有一個思考周密的協(xié)