EDA實(shí)驗(yàn) 用文本輸入法設(shè)計(jì)門電路_第1頁(yè)
EDA實(shí)驗(yàn) 用文本輸入法設(shè)計(jì)門電路_第2頁(yè)
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1、實(shí)驗(yàn)2.用文本輸入法設(shè)計(jì)門電路實(shí)驗(yàn)?zāi)康模?. 進(jìn)一步熟悉MAX+plus2軟件，學(xué)習(xí)用文本輸入法設(shè)計(jì)門電路；2. 進(jìn)一步熟悉CPLD數(shù)字電路設(shè)計(jì)流程；3. 學(xué)習(xí)初步的VHDL程序設(shè)計(jì)方法。實(shí)驗(yàn)器材：PC，可編程邏輯實(shí)驗(yàn)電路板，下載線，USB電源線，雙蹤示波器，數(shù)字萬(wàn)用表，導(dǎo)線若干。實(shí)驗(yàn)內(nèi)容：1. 在MAX+plus2環(huán)境下，用VHDL語(yǔ)言按照輸入，編譯，仿真，分配管腳，編譯，下載的步驟實(shí)現(xiàn)如圖所示的基本門電路。（1） F=ab(2)F=a+b；（3）F=（ab非）（4）F=（a+b）的非（5）F=a同或b;（6）F=a異或b;2.在MAX+plus2環(huán)境下，用VHDL語(yǔ)言描述下列邏輯電路，并編

2、譯，仿真，下載；（1）F=a的非bc+d；（2）F=(a的非與b+c與d的非)的非+a；實(shí)驗(yàn)注意：1. 為新建的工程單獨(dú)建立一個(gè)文件夾，所有與該工程相關(guān)的文件都保存在這個(gè)文件下，路徑上不能有漢字。源代碼文件主文件名必須與實(shí)體名一致，且文件后綴名是“.vhd”。2. 編譯時(shí)要注意將準(zhǔn)備編譯的文件設(shè)為當(dāng)前工程。3. 分配完器件管腳后，要先編譯在下載。4. 建立功能仿真波形時(shí)，要窮盡輸入信號(hào)的所有邏輯組合情況。5. 下載后測(cè)試電路功能時(shí)，要驗(yàn)證真值表里所有邏輯組合情況。實(shí)驗(yàn)心得： 這次的實(shí)驗(yàn)非常像C語(yǔ)言編程，也是編寫代碼，然后進(jìn)行編譯，下載。但是VHDL語(yǔ)言仍舊和C語(yǔ)言有著很多不同的地方?？此撇缓?jiǎn)單的語(yǔ)句卻包含了清晰地邏輯關(guān)系，這次我們了解了用代碼來(lái)實(shí)現(xiàn)基本的電路，知道了與，或，非，異或，同或等的運(yùn)算符是什么，在上節(jié)課的基礎(chǔ)上明

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