基于FPGA的彩燈控制器設(shè)計(jì)

1、鄭州輕工業(yè)學(xué)院可編程數(shù)字系統(tǒng)設(shè)計(jì) 題 目 基于FPGA的彩燈控制器的設(shè)計(jì) 學(xué)生姓名 張煥煥 專業(yè)班級(jí) 電子信息工程10-2班 學(xué) 號(hào) 院 （系） 電氣信息工程學(xué)院 指導(dǎo)教師 完成時(shí)間 基于FPGA的彩燈控制器設(shè)計(jì)摘 要隨著科技的發(fā)展 , 在現(xiàn)代生活中, 彩燈作為一種景觀應(yīng)用越來越多。而在電子電路設(shè)計(jì)領(lǐng)域中，電子設(shè)計(jì)自動(dòng)化(EDA)工具已成為主要的設(shè)計(jì)手段，VHDL語言則是EDA的關(guān)鍵技術(shù)之一，它采用自頂向下的設(shè)計(jì)方法，即從系統(tǒng)總體要求出發(fā)，自上至下地將設(shè)計(jì)任務(wù)分解為不同的功能模塊，最后將各功能模塊連接形成頂層模塊，完成系統(tǒng)硬件的整體設(shè)計(jì)。本文介紹了基于EDA技的多路彩燈控制器的設(shè)計(jì)與分析。在M

2、AX+PLUSII環(huán)境下采用VHDL語言實(shí)現(xiàn)，論述了基于VHDL語言和FPGA芯片的數(shù)字系統(tǒng)設(shè)計(jì)思想和實(shí)現(xiàn)過程。電子設(shè)計(jì)自動(dòng)化技術(shù)EDA的發(fā)展給電子系統(tǒng)的設(shè)計(jì)帶來了革命性的變化，EDA軟件設(shè)計(jì)工具，硬件描述語言，可編程邏輯器件使得EDA技術(shù)的應(yīng)用走向普及。FPGA是新型的可編程邏輯器件，采用FPGA進(jìn)行產(chǎn)品開發(fā)可以靈活地進(jìn)行模塊配置，大大縮短了產(chǎn)品開發(fā)周期，也有利于產(chǎn)品向小型化，集成化的方向發(fā)展。關(guān)鍵詞: VHDL 彩燈 仿真 1、概述1.1、設(shè)計(jì)目的：設(shè)計(jì)一個(gè)彩燈控制器，使彩燈（LED管）可以實(shí)現(xiàn)四種花樣循環(huán)變化及兩種不同頻率的閃爍，有復(fù)位開關(guān)。整個(gè)系統(tǒng)有七個(gè)輸入信號(hào)CLK,CLR,A,B,

3、C,D,OPT，六個(gè)輸出信號(hào)控制六個(gè)彩燈。OPT的高低電平控制彩燈閃爍的快慢，A,B,C,D控制各種不同花樣彩燈的變換。此彩燈控制系統(tǒng)設(shè)定有四種花樣變化。四種花樣分別為：a.彩燈從左到右逐次亮起，再逐次從右到左熄滅；b.彩燈兩邊同時(shí)亮兩個(gè)，再逐次向中間亮；c.彩燈從左到右兩個(gè)兩個(gè)的亮，再從右到左兩個(gè)兩個(gè)逐次的亮；d.彩燈中間兩個(gè)亮，再同時(shí)向兩邊散開。1.2、設(shè)計(jì)要求：u 掌握FPGA 的程序設(shè)計(jì)方法。 u 掌握硬件描述語言語法。 u 程序設(shè)計(jì)完成后要求在軟件中實(shí)現(xiàn)功能仿真。2、系統(tǒng)設(shè)計(jì)2.1、設(shè)計(jì)原理：整個(gè)系統(tǒng)共有七個(gè)輸入信號(hào)：基準(zhǔn)時(shí)鐘信號(hào)CLK，系統(tǒng)清零信號(hào)(復(fù)位信號(hào))CLR，彩燈節(jié)奏快慢選

4、擇開關(guān)OPT；共有4個(gè)輸出信號(hào)Q3.0，分別用于控制四路彩燈。據(jù)此，我們可將整個(gè)彩燈控制器CDKZQ分為四大部分：彩燈花樣控制部分、分頻部分、定時(shí)部分和計(jì)數(shù)部分。當(dāng)各個(gè)模塊均完成上述操作之后，形成最后的四路彩燈顯示系統(tǒng)，并且進(jìn)行仿真。仿真通過，即可下載到指定的FPGA芯片里面，并進(jìn)行實(shí)際連線，進(jìn)行最后的硬件測(cè)試。把分頻部分的不同頻率的時(shí)鐘信號(hào)CP輸送到計(jì)數(shù)部分 ,從而控制彩燈閃爍速度的快慢 ,定時(shí)部分控制每種速度維持的時(shí)間長(zhǎng)短。圖表 122、設(shè)計(jì)方案：在電路中以 1 代表燈亮，以 0 代表燈滅，由 0、1按不同的規(guī)律組合代表不同的燈光圖案,同時(shí)使其選擇不同的頻率,從而實(shí)現(xiàn)多種圖案多種頻率的花樣

5、功能顯示。在該電路中只需簡(jiǎn)單的修改程序就可以靈活地調(diào)整彩燈圖案和變化方式。下面就以一個(gè)四路彩燈控制系統(tǒng)的實(shí)現(xiàn)為例進(jìn)行簡(jiǎn)單說明。此四路彩燈控制系統(tǒng)設(shè)定有四種花樣變化 。彩燈圖案狀態(tài)變換的速度有快、慢兩種。3、程序仿真過程start compilation先編譯generate functional simulation netlist然后生成功能仿真網(wǎng)絡(luò)表assignmentssettingsimulation setting設(shè)置成功能仿真然后新建一個(gè)vector waveform file 通過viewutility windows-node finder 把輸入輸出管腳添加進(jìn)波形仿真圖里 點(diǎn)

6、擊start simulation得到仿真圖WAVEFORM1:由圖可見:正常情況下 燈按照花樣abcd的順序循環(huán)d在80NS-120NS的高電平使得花樣變?yōu)镈花樣，D高電平結(jié)束，燈順序進(jìn)行A花樣。OPT 在80NS-170NS高電平使得燈變換速度提高2倍 但是和這兩種燈的狀態(tài)任然占用了兩個(gè)時(shí)鐘周期，這是因?yàn)榛觗和花樣a狀態(tài)轉(zhuǎn)換之間沒有立即銜接，導(dǎo)致220NS處CLR高電平使得燈全部清0，不再變化DIV2是二分頻輸出，由圖可見是輸入時(shí)鐘CLK的二分頻4、實(shí)驗(yàn)結(jié)果分析實(shí)驗(yàn)表明 ,此設(shè)計(jì)方法能夠滿足多種不同花樣彩燈的變化要求 ,并且該方法便于擴(kuò)展不同變化模式的彩燈花樣，同時(shí)又實(shí)現(xiàn)了彩燈的兩種不同

7、頻率的閃爍。如果不按任何按鍵時(shí)候，燈就按四種花樣順序循環(huán)跑，如果按下某個(gè)鍵再松開，比如按下C鍵然后松開，那么不管之前燈跑到哪個(gè)花樣，按鍵后燈就會(huì)從C代表的花樣處開始跑，然后是D花樣，然后是A花樣，依次循環(huán)。但是A,B,C,D認(rèn)為是按下會(huì)彈起的按鍵，因?yàn)檫@個(gè)程序里，如果一直按著按鍵不松手，會(huì)導(dǎo)致燈只是反復(fù)跑一個(gè)花樣。比如按著B鍵不松手，那么就會(huì)反復(fù)跑B花樣。還有不能允許同時(shí)按下兩個(gè)鍵，三個(gè)鍵，4個(gè)鍵，也就是說，同一時(shí)刻ABCD只能有一個(gè)是高電平，否則會(huì)出錯(cuò)，因?yàn)檫@個(gè)程序并沒有防錯(cuò)機(jī)制。5、心得體會(huì)本次設(shè)計(jì)的課題是彩燈控制器的設(shè)計(jì)，當(dāng)拿到這個(gè)課題的時(shí)候經(jīng)過分析就知道關(guān)鍵是計(jì)數(shù)器和分頻器的使用，分頻

8、的方法有很多種，對(duì)于同一種功能的實(shí)現(xiàn)，用VHDL可以采用多種方式進(jìn)行描述，每種方式之間各有優(yōu)劣，本次設(shè)計(jì)只采用了其中較簡(jiǎn)單的一種，應(yīng)盡量用最簡(jiǎn)潔的語言寫出所需功能的程序。通過這次課程設(shè)計(jì)對(duì)技術(shù)有了更進(jìn)一步的熟悉，VHDL語言和語言等其他語言還是有很大的區(qū)別。VHDL是EDA技術(shù)的重要組成部分，其具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化、結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。其主要的也是最大的優(yōu)點(diǎn)就在于設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。在實(shí)際操作中發(fā)現(xiàn)設(shè)計(jì)和

9、課本上的知識(shí)有很大聯(lián)系，但又高于課本，一個(gè)簡(jiǎn)單的原理要把它應(yīng)用以及和其他功能綜合起來就有些困難。通過設(shè)計(jì)也鞏固了我們的書本知識(shí)以及通過借閱書籍和上網(wǎng)查找資料，也豐富了自己對(duì)的了解。6、致謝7、參考文獻(xiàn)1 周潤(rùn)景.基于Quartus的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例M.電子工業(yè)出版社.2007,82 潘松 黃繼業(yè). EDA技術(shù)實(shí)用教程（第二版）.北京：科學(xué)出版社，2006.93 林明權(quán) 馬維旻 VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例.電子工業(yè)出版社2003,14 褚振勇. FPGA設(shè)計(jì)及應(yīng)用（第三版）M.西安電子科技大學(xué)出版社.2012,48、附錄彩燈控制器的源程序library ieee;use ie

10、ee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity horseracelamp isport(clk:in std_logic;clr:in std_logic;a:in std_logic;b:in std_logic;c:in std_logic;d:in std_logic;opt:in std_logic;q:out std_logic_vector(5 downto 0);div2:out std_logic);end;architecture one of horseracelamp is type states

11、 is(s0,s1,s2,s3); signal present:states; signal q1:std_logic_vector(5 downto 0); signal count:std_logic_vector(3 downto 0); signal halfclk:std_logic_vector(1 downto 0); signal clkin:std_logic_vector(1 downto 0);begin process(clk) -該進(jìn)程實(shí)現(xiàn)二分頻beginif clkevent and clk=1 then halfclk=halfclk+1;end if;end

12、process;process(opt)-該進(jìn)程實(shí)現(xiàn)OPT高時(shí)候用原來的時(shí)鐘，OPT低的時(shí)候用二分頻后的時(shí)鐘，信號(hào)CLKIN（0）會(huì)傳遞到下一個(gè)進(jìn)程里 begin if opt=0then clkin(0)=halfclk(0); else clkin(0)=clk; end if; end process; process(clk,clr,a,b,c,d) -S1，S2，S3，S4分別對(duì)應(yīng)A,B,C,D四種花樣，它們之間會(huì)自動(dòng)按順序循環(huán)，也會(huì)因?yàn)锳,B,C,D中某個(gè)置高而改變循環(huán)順序，所以用了大量的IF ELSIF語句beginif clr=1 then present=s0; q10);e

13、lsif clkin(0)event and clkin(0)=1 then case present is when s0=if q1=thenq1=;elseif count=1100 then count0); q1=; present=s1; elsif b=1then count0); q1=; present=s1; elsif c=1then count0); q1=; present=s2; elsif d=1thencount0); q1=; presentq1q1q1q1q1q1q1q1q1q1q1q1null;end case;count=count+1;presenti

14、f count=0011 then count0); q1=; present=s2; elsif a=1then count0); q1=; present=s0; elsif c=1then count0); q1=; present=s2; elsif d=1thencount0); q1=; presentq1q1q1null;end case;count=count+1;presentif count=0110 then count0); q1=; present=s3;elsif a=1then count0); q1=; present=s0; elsif b=1then count0); q1=; present=s1; elsif d=1thencount0); q1=; presentq1q1q1q1q1q1null;end case;count=count+1;presentif count=0011 then count0); q1=; present=s0