第一章數(shù)字系統(tǒng)設(shè)計概述1

1、第一章數(shù)字系統(tǒng)設(shè)計概述主講人：姜小波本章目錄u 數(shù)字系統(tǒng)概念u 常見數(shù)字系統(tǒng)設(shè)計方法u 數(shù)字系統(tǒng)設(shè)計歷程u PLD發(fā)展趨勢u 課程學(xué)習(xí)建議考試這件事, 三分天注定，七分靠打拼，剩下的90分真的沒辦法了!1、數(shù)字系統(tǒng)概念本節(jié)內(nèi)容基本概念概念定義分類理論基礎(chǔ)邏輯代數(shù)基本結(jié)構(gòu)應(yīng)用特點1、數(shù)字系統(tǒng)概念1.1 基本概念1.1.1 概念定義用數(shù)字信號完成信息存儲、傳輸、處理的電路稱為數(shù)字電路。數(shù) 字電路包括組合邏輯電路、時序邏輯電路兩類。系統(tǒng)泛指由一群有關(guān)連的個體組成，根據(jù)預(yù)先編排好的規(guī)則工作， 能完成個別元件不能單獨完成的工作的群體。數(shù)字系統(tǒng)則是以基本數(shù)字電路為基本組成單元的電子系統(tǒng)。1、數(shù)字系統(tǒng)概念1

2、.1 基本概念時序電路組合電路數(shù)字電路數(shù)字系統(tǒng)系統(tǒng)1、數(shù)字系統(tǒng)概念1.1.2數(shù)字電路分類組合邏輯電路u 由最基本的邏輯門電路組合而成；u 輸出值只與當(dāng)時的輸入值有關(guān)；u 類似于模擬電路中的純電阻電路；u 加法器、譯碼器、編碼器、數(shù)據(jù)選擇器等均屬于組合 邏輯電路。1、數(shù)字系統(tǒng)概念組合邏輯電路模型輸入輸出.基本邏輯電路（與、或、非）1、數(shù)字系統(tǒng)概念1.1.2數(shù)字電路分類時序邏輯電路u 由邏輯門電路與存儲器組成的反饋邏輯回路構(gòu)成；u 具有記憶功能。輸出不僅取決于當(dāng)時的輸入值，還與電路過 去的狀態(tài)有關(guān)；u 類似于模擬電路中含儲能元件電感或電容的電路；u 觸發(fā)器、鎖存器、計數(shù)器、移位寄存器、儲存器等電路

3、均屬 于時序電路。1、數(shù)字系統(tǒng)概念時序邏輯電路模型輸出輸入次態(tài)現(xiàn)態(tài)存儲器組合邏輯電路1、數(shù)字系統(tǒng)概念1.1.3數(shù)字系統(tǒng)理論基礎(chǔ)廣義數(shù)字系統(tǒng)的理論基礎(chǔ)是邏輯代數(shù)。各種數(shù)字系統(tǒng)均可使用邏輯代數(shù)作為表示，化簡， 設(shè)計推理的工具。1、數(shù)字系統(tǒng)概念邏輯代數(shù)也叫做開關(guān)代數(shù)。起源于英國數(shù)學(xué)家喬治布爾(George Boole)于1849年創(chuàng)立的布爾代數(shù)。由變量集、常量 0 和 1 及“與”、“或”、“非”三種運算所構(gòu)成的代數(shù)系統(tǒng)。1、數(shù)字系統(tǒng)概念1.1.4數(shù)字系統(tǒng)基本結(jié)構(gòu)數(shù)字系統(tǒng)在結(jié)構(gòu)上分為數(shù)據(jù)處理單元和控制單元，由輸入部件、輸出部件及邏輯系統(tǒng)組成。其中邏輯系統(tǒng)包括存儲部件、處理部件、控制部件三大子系統(tǒng)。1

4、、數(shù)字系統(tǒng)概念邏輯系統(tǒng)數(shù) 據(jù) 處理單元輸入部件輸出部件數(shù)字系統(tǒng)內(nèi)部所傳輸處理的對象均為基本數(shù)字邏輯變量控制部件處理部件存儲部件1、數(shù)字系統(tǒng)概念1.2 數(shù)字系統(tǒng)的特點同時具有算術(shù)運算和邏輯運算功能以二進制邏輯代數(shù)為數(shù)學(xué)基礎(chǔ)，既能進行算術(shù)運算又能方 便地進行邏輯運算（與、或、非、判斷、比較、處理等），極其 適合于運算、比較、存儲、傳輸、控制、決策等應(yīng)用。實現(xiàn)簡單，系統(tǒng)可靠以二進制作為基礎(chǔ)的數(shù)字邏輯電路，簡單可靠，準(zhǔn)確性高。集成度高，功能實現(xiàn)容易集成度高，體積小，功耗低。電路的設(shè)計、維修、維護靈 活方便。1、數(shù)字系統(tǒng)概念1.3數(shù)字系統(tǒng)的應(yīng)用廣泛的應(yīng)用于電子計算機、自動控制、航天、雷達、通信、數(shù)碼家電

5、、移動手持設(shè)備等各個領(lǐng)域。只想優(yōu)雅轉(zhuǎn)身，不料華麗撞墻1、數(shù)字系統(tǒng)概念2、常見數(shù)字系統(tǒng)設(shè)計方法本節(jié)內(nèi)容：u 基于中小規(guī)模集成電路的設(shè)計方法設(shè)計思想一般步驟設(shè)計案例u 基于MCU的設(shè)計方法u 基于PLD的EDA方法u 三種設(shè)計方法總覽2、常見數(shù)字系統(tǒng)設(shè)計方法2.1 基于中小規(guī)模集成電路的設(shè)計方法2.1.1 主要設(shè)計思想：將具體問題抽象為基本邏輯關(guān)系，自下而上進行設(shè)計。2.1.2設(shè)計特點采用固定功能的器件（通用型器件，如與74系列等），根據(jù)連接邏輯關(guān)系，設(shè)計電路板實現(xiàn)功能。電路運行速度快,實時性好。大部分設(shè)計依賴人工完成，過程復(fù)雜繁瑣。設(shè)計周期長，易出錯，產(chǎn)品靈活性差。2、常見數(shù)字系統(tǒng)設(shè)計方法2.1

6、.2一般步驟：問題抽象與變量定義、輸入輸出真值表、邏輯關(guān)系化簡、邏輯電路原理圖、實際電路連接圖、PCB制板僅以設(shè)計數(shù)字時鐘數(shù)碼管譯碼、顯示電路的設(shè)計為例問題抽象與變量定義輸入:數(shù)字變量09IN：A,B,C,D(二進制需4位數(shù)表示09)OUT：Fa, Fb, Fc, Fd, Fe, Ff, Fg (7位輸出驅(qū)動七段數(shù)碼管)輸出:數(shù)碼管顯示092、常見數(shù)字系統(tǒng)設(shè)計方法輸入輸出真值表根據(jù)輸入輸出的實際關(guān)系畫出真值表2、常見數(shù)字系統(tǒng)設(shè)計方法邏輯關(guān)系化簡變量數(shù)量較少時常用卡諾圖法化簡，示意如下，具體過程省略。化簡得出輸出關(guān)于輸入的邏輯關(guān)系式如：2、常見數(shù)字系統(tǒng)設(shè)計方法邏輯電路原理圖（示意）：由輸入輸出邏

7、輯關(guān)系式畫出邏輯電路原理圖。FaFbABC使用基本邏輯門實現(xiàn)功能2、常見數(shù)字系統(tǒng)設(shè)計方法實際電路連接圖根據(jù)邏輯電路原理圖畫出實際器件電路連接圖，最終制成系統(tǒng)PCB板。實際邏輯器件2、常見數(shù)字系統(tǒng)設(shè)計方法2.2基于MCU，DSP的設(shè)計方法2.2.1主要設(shè)計思想：將具體問題轉(zhuǎn)化為算法流程圖。2.2.2設(shè)計特點使用高級程序語言（如C，C+）編寫算法； 編譯器自動編譯鏈接成可執(zhí)行代碼；描述方法上具有直觀、靈活的優(yōu)勢； 硬件電路及板圖設(shè)計更為簡單強干擾（PC指針容易跑飛）、要求高速處理（指令串行執(zhí)行）的特殊應(yīng)用中一般MCU難以滿足要求。2、常見數(shù)字系統(tǒng)設(shè)計方法2.2.2一般步驟：功能模塊劃分、算法流程圖

8、、C/匯編代碼、編譯鏈接、 軟件仿真、硬件調(diào)試同樣簡單以設(shè)計數(shù)字時鐘為例輸入模塊顯示模塊時鐘源模塊功能模塊劃分2、常見數(shù)字系統(tǒng)設(shè)計方法外部按鍵中斷保護Psw、A寄存器算法流程圖設(shè)計帶顯示延時消抖NKey1按下?主程序Y有閃爍？Y調(diào)整模式 N切換顯示模式Y(jié)進入秒表 秒表模式?N日期、鬧鐘、鬧鐘設(shè)置、秒表顯示循環(huán)切換 Y時間調(diào)整Y調(diào)整時間?N調(diào)整日期?N調(diào)整鬧鐘?N計時?N初始化秒表 Y日期調(diào)整Y鬧鐘調(diào)整NY提示音滴恢復(fù)psw、A寄存器中斷退出Y整點？ N鬧鐘到？ Y鬧鈴提示音 提示音 系統(tǒng)初始化 2、常見數(shù)字系統(tǒng)設(shè)計方法C/匯編代碼集成開發(fā)環(huán)境中將算法設(shè)計轉(zhuǎn)化為源代碼2、常見數(shù)字系統(tǒng)設(shè)計方法軟件

9、仿真（Protues等）源代碼經(jīng)編譯連接后下載到MCU中2、常見數(shù)字系統(tǒng)設(shè)計方法硬件實現(xiàn)實體MCU（如51系列單片機）2、常見數(shù)字系統(tǒng)設(shè)計方法DSP及其簡單應(yīng)用DSP（digital signal processor）是一種獨特的微處理器， 是以數(shù)字信號來處理大量信息的器件。在保密通信、雷達處理、聲吶處理、導(dǎo)航、全球定位、跳頻電臺、搜索和反搜索等有很多的應(yīng)用2、常見數(shù)字系統(tǒng)設(shè)計方法2.3 基于PLD的EDA設(shè)計方法2.3.1 主要設(shè)計思想：將具體問題按照并行工程、自頂向下的思想，從概念、算法、協(xié)議開始設(shè)計電子系統(tǒng)，采用相應(yīng)的描述方式分層設(shè)計， 逐步細化。2.1.2設(shè)計特點采用硬件描述語言，結(jié)合

10、圖表化的描述進行頂層算法設(shè)計；從行為描述、寄存器傳輸級描述、邏輯綜合三個層次逐步細化；復(fù)雜繁瑣的邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線、仿真等均由EDA工具自動完成；這種自頂向下的設(shè)計思想更符合人的思維方式。2、常見數(shù)字系統(tǒng)設(shè)計方法2.3.2一般步驟：第一步：按照自頂向下的設(shè)計方法進行系統(tǒng)劃分。 第二步：輸入高層設(shè)計：HDL代碼，圖形（框圖，狀態(tài)圖等）。第三步：利用EDA綜合器對HDL源代碼進行自動綜合優(yōu) 化處理，生成門級描述的網(wǎng)表文件。第四步：利用EDA適配器將網(wǎng)表文件針對具體目標(biāo)器件 進行自動邏輯映射操作。（底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。）適配完成后，產(chǎn)生多項設(shè)計結(jié)果：適

11、配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；適配后的仿真模型；器件編程文件。2、常見數(shù)字系統(tǒng)設(shè)計方法第五步：根據(jù)適配后的仿真模型，進行適配后的軟件仿真。因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確地預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就需要修改源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計要求。第六步：將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開發(fā)，通過更換相應(yīng)的廠家綜合庫，可以很容易轉(zhuǎn)由ASIC形式實現(xiàn)。2、常見數(shù)字系統(tǒng)設(shè)計方法同樣以數(shù)字時鐘系統(tǒng)的設(shè)計簡單為例頂層方案設(shè)計利用數(shù)碼管顯

12、示時間，利用按鍵開關(guān)進行修改與設(shè)置的操作， 利用撥碼開關(guān)改變鬧鐘運行的模式，利用蜂鳴器發(fā)出各種提示音， 利用發(fā)光LED表示鬧鐘運行的各種狀態(tài)。2、常見數(shù)字系統(tǒng)設(shè)計方法采用模塊化的思想，將系統(tǒng)總的功能分解成若干個子功能。初步考慮分為3個部分：鍵盤部分、處理器部分和顯示部分。鍵盤模塊通過掃描按鍵開關(guān)和撥碼開關(guān)得到操作信息，處理器模塊通過鍵盤模塊輸入的操作信息處理數(shù)據(jù)，并加處理后的時間數(shù)據(jù)傳給顯示模塊，由顯示模塊顯示結(jié)果。鍵盤輸入模塊顯示輸出模塊處理器模塊2、常見數(shù)字系統(tǒng)設(shè)計方法輸入高層設(shè)計EDA工具中使用圖形方式輸入高層設(shè)計2、常見數(shù)字系統(tǒng)設(shè)計方法設(shè)計細化：HDL語言實現(xiàn)實體功能用硬件描述語言具體

13、化高層設(shè)計2、常見數(shù)字系統(tǒng)設(shè)計方法邏輯編譯化簡、綜合優(yōu)化、適配、布局布線、仿真模型生成由EDA工具自動完成；獲得門級電路描述網(wǎng)表。和所選PLD器件的結(jié)構(gòu)相關(guān)聯(lián)利用PLD器件內(nèi)部的布線資源來完成各種邏輯塊和I/O塊之間的電器連接。以上過程一般不需人工參與2、常見數(shù)字系統(tǒng)設(shè)計方法編譯完成后可以查看資源占用情況綜合后資源的利用情況報告甚至可以查看底層邏輯塊的連接關(guān)系已利用資源未利用資源模塊名字2、常見數(shù)字系統(tǒng)設(shè)計方法根據(jù)綜合后得到的仿真模型使用仿真工具進行軟件時序仿真分析是否記得數(shù)電實驗也有類似的圖Quartus自帶波形仿真工具，也可使用其它仿真工具如Modelsim。2、常見數(shù)字系統(tǒng)設(shè)計方法表示每

14、個端口的輸入輸出模式每個端口與實際自定義的端口名字開發(fā)板上面的物分配相應(yīng)物理管腳，下載至FPGA/CPLD器件中理接口連線使用軟件改變硬件結(jié) 構(gòu)的一個體現(xiàn)：實際 物理連接關(guān)系改變時， 只需通過軟件重新分 配PLD管腳。2、常見數(shù)字系統(tǒng)設(shè)計方法實際運行效果實際可編程邏輯器件2、常見數(shù)字系統(tǒng)設(shè)計方法2.4 總覽三種設(shè)計方法，可以看出：基于中小規(guī)模集成電路的設(shè)計方法電路運行速度快,實時性好。然而過程過于繁瑣復(fù)雜，不適用于大型的數(shù)子系統(tǒng)設(shè)計；基于MCU的設(shè)計方法較為直觀人性化，然而MCU的性能難以滿足某些特定場合（如高速情況下）的應(yīng)用需求；基于PLD的EDA設(shè)計則是一種全新的設(shè)計思想與設(shè)計理念。兼具了

15、中小規(guī)模集成電路設(shè)計與MCU設(shè)計方式的優(yōu)點；在頂層設(shè)計上采用多種輸入描述方法，具有MCU方式設(shè)計的靈活性、直觀性；底層硬件邏輯設(shè)計由EDA工具自動完成保證了設(shè)計效率；功能開發(fā)上是軟件實現(xiàn)的，物理機制為純硬件電路；純硬件的物理機制使其具有更強的抗干擾能力、更快的運行速度。三日打魚，剩下的時間都上網(wǎng)3、數(shù)字系統(tǒng)設(shè)計歷程本節(jié)內(nèi)容 CAD(計算機輔助設(shè)計階段 CAE(計算機輔助工程設(shè)計)階段 EDA(電子設(shè)計自動化)階段 現(xiàn)代EDA數(shù)字系統(tǒng)設(shè)計與傳統(tǒng)設(shè)計方式對比設(shè)計流程描述方法設(shè)計手段系統(tǒng)硬件構(gòu)成 EDA市場發(fā)展與就業(yè)3、數(shù)字系統(tǒng)設(shè)計歷程現(xiàn)代電子設(shè)計技術(shù)的核心已趨向以計算機輔助的電子設(shè)計自動化，即ED

16、A技術(shù)。主要有3個階 段：20世紀70年代起始的CAD(計算機輔助設(shè)計)階段20世紀80年代起始的CAE(計算機輔助工程設(shè)計)階段20世紀90年代起始的EDA(電子設(shè)計自動化)階段3、數(shù)字系統(tǒng)設(shè)計歷程3.1段20世紀70年代起始的CAD(計算機輔助設(shè)計)階 主要工作：PCB設(shè)計、電路模擬、集成電路版圖編輯 常用工具軟件：Tango、SPICE3、數(shù)字系統(tǒng)設(shè)計歷程3.2段20世紀80年代起始的CAE(計算機輔助工程設(shè)計)階 主要特點：PCB設(shè)計、原理圖輸入、電路分析、邏輯仿真、自動布局布線 常用工具軟件：Mentor Graphics、Valid Daisy等公司的產(chǎn)品3、數(shù)字系統(tǒng)設(shè)計歷程3.3

17、20世紀90年代起始的EDA(電子設(shè)計自動化)階段 主要特點：硬件描述語言、系統(tǒng)級仿真和綜合技術(shù)、“自頂向下”的設(shè)計理念 常用工具軟件：Quartus、ISE、Isp LEVER3、數(shù)字系統(tǒng)設(shè)計歷程3.4 現(xiàn)代EDA數(shù)字系統(tǒng)設(shè)計與基于中小規(guī)模集成電路的傳統(tǒng)設(shè)計方式對比 設(shè)計流程 描述方法 設(shè)計手段 系統(tǒng)硬件構(gòu)成主要區(qū)別3.4.1設(shè)計理念：自底向上Bottom up 自頂向下Top down由EDA綜合工具完成到工藝的映射 用基本門組成各個組合與時序邏輯單元 由邏輯單元組成各個獨立的功能模塊 將系統(tǒng)劃分為各個功能模塊，每個模塊由更細化的行為描述表達 由各個功能模塊連成一個完整系統(tǒng) 用系統(tǒng)級行為描

18、述表達一個包含輸入輸出的頂層模塊，同時完成整個系統(tǒng)的模擬與性能分析 進行整個系統(tǒng)的測試與性能分析 3.4.2 描述方法與設(shè)計手段 傳統(tǒng)設(shè)計方式： 以邏輯函數(shù)與單元模塊電路為主 整個設(shè)計流程需要人工參與 EDA設(shè)計方式：言 （Hardware以硬件描述語Description Language，HDL）為主 EDA工具完成邏輯編譯、化簡分割、綜合優(yōu)化、布局布線、仿真3、數(shù)字系統(tǒng)設(shè)計歷程3.5.EDA市場發(fā)展與就業(yè)從應(yīng)用領(lǐng)域來看，EDA技術(shù)已經(jīng)滲透到各行各業(yè)，如上文所說，包括在機械、電子、通信、航空航航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA應(yīng)用。另外， EDA軟件的功能日益強大，原

19、來功能比較單一的軟件，現(xiàn)在增加了很多新用途。全球EDA產(chǎn)業(yè)市場規(guī)模（不完全統(tǒng)計） 資料來源：Gary Smith EDA(2009/02)；MoneyDJ 財經(jīng)知識庫3、數(shù)字系統(tǒng)設(shè)計歷程中國EDA市場已漸趨成熟，不過大部分設(shè)計工程師面向的是PCB制板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計人員開發(fā)復(fù)雜的片上系統(tǒng)器件。在數(shù)字IC設(shè)計領(lǐng)域，前端驗證工作一般都是用FPGA完成的，因此FPGA工程師也是IC設(shè)計公司迫切需要的人才。 FPGA/IC邏輯設(shè)計開發(fā)已經(jīng)成為當(dāng)前最有發(fā)展前途的行業(yè)之一，特別是熟悉硬件構(gòu)架的FPGA系統(tǒng)工程師。3、數(shù)字系統(tǒng)設(shè)計歷程中國和正在成為電子設(shè)計自動化領(lǐng)域發(fā)展最快的

20、兩個市場，年夏合增長率分別達到了50%和30%業(yè)內(nèi)為，目前認FPGA/IC設(shè)計行業(yè)至少有20-30萬的人才缺口，僅北京市場FPGA硬件開發(fā)人員的需求就已經(jīng)超過了3 萬人華清遠見公司2009-2010年中國EDA開發(fā)從業(yè)人員調(diào)查報告（薪資分布）3、數(shù)字系統(tǒng)設(shè)計歷程EDA技術(shù)代表著現(xiàn)代數(shù)字系統(tǒng)設(shè)計的最新發(fā)展方向，主要應(yīng)用于高端產(chǎn)品領(lǐng)域，傳統(tǒng)單片機MCU設(shè)計則逐步趨向中低端應(yīng)用。美國已有FPGA人才40多萬， 地區(qū)有7萬多，而中國內(nèi)地僅有一萬左右。3、數(shù)字系統(tǒng)設(shè)計歷程從招聘崗位要求看來，從事EDA數(shù)字系統(tǒng)設(shè)計行業(yè)一般必須具備以下能力：數(shù)字電子電路理論基礎(chǔ) Verilog HDL或VHDL語言與應(yīng)用；

21、主流公司公司CPLD/FPGA器件特性，Quartus軟件應(yīng)用；項目test-bench的編寫，Modelsim仿真工具；OVM/UVM/VMM驗證學(xué)，能搭建SOPC芯片、FPGA驗證環(huán)境。3、數(shù)字系統(tǒng)設(shè)計歷程3.6 HDL簡介HDL 的是 Hardware Description全稱Language，即硬件描述語言，可以在三個層次上進行電路描述，由高到低為系統(tǒng)行為級、寄存器傳輸級和邏輯門級。常用的HDL有VHDL、Verilog和AHDL。HDL新發(fā)展：SystemVerilog、SystemC3、數(shù)字系統(tǒng)設(shè)計歷程 VHDLu 用于電路設(shè)計的高級語言。u 最初由美國國防部開發(fā)uVHDL的英文

22、全寫：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language. 超高速集成電路硬件描述語言。u 主要應(yīng)用在數(shù)字電路的設(shè)計中。3、數(shù)字系統(tǒng)設(shè)計歷程使用VHDL進行數(shù)字系統(tǒng)設(shè)計的優(yōu)點：（1）系統(tǒng)硬件描述能力強，適合大型項目與團隊開發(fā)。（2）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。（3）VHDL具有強大的行為描述能力，可以避開具體的底層器件結(jié)構(gòu)設(shè)計。（4）VHDL符合IEEE工業(yè)標(biāo)準(zhǔn)，編寫的模塊容易實現(xiàn)共享和復(fù)用。（5）VHDL對設(shè)計的描述

23、具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。3、數(shù)字系統(tǒng)設(shè)計歷程HDL新發(fā)展： SystemVerilog Verilog的超集，在面向?qū)ο蠛万炞C平臺方面進行 了擴展。 SystemC C+的基礎(chǔ)上添加的硬件擴展庫和仿真庫 結(jié)合了面向?qū)ο缶幊毯陀布C制原理 軟硬件協(xié)同設(shè)計將薪比薪的想了一下，算了，不想活了4、可編程邏輯器件u 本節(jié)內(nèi)容u PLD的發(fā)展 PLD的分類u CPLD與FPGA的對比u FPGA/CPLD相對MCU的優(yōu)勢u FPGA發(fā)展趨勢4、可編程邏輯器件可編程邏輯器件（Programmable Logic Device，

24、PLD）是一種可由用戶對其進行編程的大規(guī)模通用集成電路。PLD給數(shù)字系統(tǒng)設(shè)計帶來革命性影響，如同一張白紙，工程師可以通過原理圖輸入法、硬件描述語言等自由設(shè)計一個數(shù)字系統(tǒng)，是實現(xiàn)數(shù)字系統(tǒng)的理想器件。PLD能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74系列IC。4、可編程邏輯器件使用基于SOPC的NiosII+ARM方案，在一片PLD芯片上即可構(gòu)成高性能CPU托在掌心的FPGA核心板使用集成IC（基本為74系列） 搭建的具備簡單功能的CPU4、可編程邏輯器件FPGA；EPLDCPLD。4.1PLD的發(fā)展：PLAPALGALPLD器件正往超高速、高密度、低功耗、低電壓方向發(fā)展。年代公司產(chǎn)

25、品代表特點20世紀70年代*PLA熔絲編程20世紀70年代末AMDPAL基于CMOS技術(shù)20世紀80年代初LatticeGAL可重復(fù)編程20世紀80年代中XilinxFPGA查找表技術(shù)20世紀80年代中AlteraEPLD電可擦除20世紀80年代末LatticeCPLD同期出現(xiàn)ISP技術(shù)4、可編程邏輯器件大的PLD生產(chǎn)廠商 最大的PLD供應(yīng)商之一 FPGA的發(fā)明者，最大的PLD供應(yīng)商之一 ISP技術(shù)的發(fā)明者 提供及宇航級產(chǎn)品4、可編程邏輯器件兩大生產(chǎn)廠商產(chǎn)品FPGA:Cycl

26、one、CycloneII Stratix、StratixII等 Altera：CPLD:MAX7000、MAX3000系列(EEPROM工藝)FPGA:Spartan系列Virtex系列 Xilinx：CPLD:XC9500系列（Flash工藝）在相對低端的產(chǎn)品器件中，Alrera 的Cyclone系列比Xinlinx的Spartan 強大； 而在高端的產(chǎn)品器件中，Xinlinx的Virtex系列比Alrera 的Stratix優(yōu)勢更加明顯。4、可編程邏輯器件4.2PLD的分類與陣列固定，或陣列可編程基于乘積項技術(shù)的PLD（CPLD）與陣列、或陣列均可編程與陣列可編程，或陣列固定基于查找表技

27、術(shù)的PLD（FPGA）4.2.1基于乘積項技術(shù)的PLD與陣列固定，或陣列可編程ABC這一類型的代表器件是可編程只讀存儲器PROM（Programmable Read Only Memory）。如右圖是一個83陣列結(jié)構(gòu)。因為與陣列固定，輸入信號的每個組合都固定連 接，所以與門陣列為全譯碼陣列。 若利用PROM來實現(xiàn)邏輯函數(shù)，則會隨著輸入信號的增加，使得芯片面積變大，利用率和工作速度降情況發(fā)生。 O1O2O34.2.1基于乘積項技術(shù)的PLD與陣列、或陣列均可編程ABC這一類型的代表器件是可編程邏輯 陣列（Programmable Logic Array， PLA），在可編程邏輯器件中，其 靈活性最

28、高。由于它具有與或陣列 均能編程的特點，在實現(xiàn)函數(shù)時， 只需要形成所需的乘積項，使陣列 規(guī)模比輸入數(shù)相同的與陣列固定、 或陣列可編程的PROM小得多。它 是將ROM地址譯碼器的全譯碼改為 部分譯碼，使得譯碼器矩陣大大壓 縮。這有利于提高器件的利用率， 節(jié)省硅片的面積。 O1O2O34.2.1基于乘積項技術(shù)的PLD與陣列可編程，或陣列固定ABC這一類型的代表器件是可編程邏輯 （Programmable Array Logic， PAL）和通用陣列邏輯（Generic Array Logic，GAL）。這種結(jié)構(gòu)中， 或陣列固定若干個乘積項輸出，如 右圖，每個輸出對應(yīng)的乘積項有兩個。在典型的器件中，

29、乘積項可達8個，在高密度PLD中乘積項可高達幾十個。 O1O2O34.2.2基于查找表技術(shù)的PLD基于查找表技術(shù)（Look-Up table）的PLD 芯片，我們也可以稱之FPGA，查找表簡稱為LUT，本質(zhì)上就是一個RAM。目前FPGA中多用4輸入的LUT，所以每一個LUT可以看成一個有4 位地址線的161的RAM。當(dāng)用戶通過原理圖或HDL語言描述一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把結(jié)果事先寫入RAM，這樣每輸入一個信號進行邏輯運算就相當(dāng)于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。輸入內(nèi)容轉(zhuǎn)換地址尋址查表結(jié)果輸出4.2.2基于查找表技術(shù)

30、的PLD下圖是一個4輸入與門的例子：4、可編程邏輯器件4.3CPLD與FPGA的對比CPLDFPGA內(nèi)部結(jié)構(gòu) ProducttermLookup Table程序存儲 內(nèi)部EEPROMSRAM，EEPROM資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 EAB，鎖相環(huán) 保密性 可加密 一般不能保密 4、可編程邏輯器件4.4FPGA/CPLD相對MCU的優(yōu)勢uuu并行編程，運行速度快全定制芯片設(shè)計，改變軟件即可改變硬件集成鎖相環(huán),倍頻頻率高u IO管腳多,容易實現(xiàn)大規(guī)模系統(tǒng)u 大量IP軟核,方便二次開發(fā)u 功能開發(fā)上

31、是軟件實現(xiàn)的，物理機制卻和純硬件電路一樣， 抗強電磁干擾十分可靠以下將就并行運行與全定制設(shè)計兩方面舉例說明4、可編程邏輯器件相對于MCU，在一些多任務(wù)的高速時序數(shù)字系統(tǒng)中，CPLD/FPGA并行運行的速度優(yōu)勢尤其明顯。例如：以8位色60幀的速度驅(qū)動640*480分辨率的VGA顯示器顯示一幅靜態(tài)圖像所需的最小處理速度：640*480*60=18.43M/s考慮VGA時序中的附加幀首等，實際需要的處理速率約為25M/sCLK若以普通FPGA實現(xiàn)，同樣假定每個時鐘周期處理一條指令，則采用25MHz晶振的FPGA只需分出一條線程驅(qū)動顯示器，其它控制任務(wù)可以并行執(zhí)行不受影響 。若采用內(nèi)置鎖相環(huán)倍頻，則時

32、鐘源頻率還可進一步下降。若以普通單片機實現(xiàn)，若每個時鐘周期處理一條指令（實際部分指令需要多個時鐘周期），則工作于25MHz頻率下的單片機除驅(qū)動顯示器外，基本沒有空余資源可執(zhí)行其它控制任務(wù)。VGA鍵盤控制其他模塊CLK其他模塊VGA顯示4、可編程邏輯器件 FPGA/CPLD的設(shè)計是全定制的設(shè)計，對產(chǎn)品芯片硬件資源設(shè)計具有極大的自由性，接口資源、總線位寬等均可按需要定制。而MCU的數(shù)據(jù)位寬、硬件資源都是固定的，無法根據(jù)現(xiàn)實需要靈活修改。上一個VGA顯示的例子中，若顯示的圖像由外部IO口傳輸，對于高端32位單片機接收一幅圖像所需時間：640*480/32=9600個時鐘周期。對于普通FPGA，若定義

33、128位寬的管腳并行接收一幅圖像，所需時間：640*480/128=2400個時鐘周期。只要具有足夠的空余IO口與可編程邏輯門資源，在一塊FPGA/CPLD芯片上可以根據(jù)實際需要，定制出任意個數(shù)的串行口、PWM信號輸出口等， 以滿足實際系統(tǒng)的需求。4、可編程邏輯器件4.5FPGA發(fā)展趨勢u IP核擴充（Intellectual Property core）IP核實現(xiàn)PCI接口擴充IP核實現(xiàn)以太網(wǎng)接口擴充4.5FPGA發(fā)展趨勢IP核擴充實例MorethanIP 企業(yè)系統(tǒng)基于Altera的Stratix II FPGA開發(fā)的簡單高性價比IEEE 1588的交換機。具有1588定時控制和可編程上行鏈

34、路功能的以太網(wǎng)MAC 內(nèi)核和交換矩陣內(nèi)核知識產(chǎn)權(quán)(IP)是由MorethanIP GmbH開發(fā)。憑借IP核擴展的靈活性很容易修改而迎合其它系統(tǒng)及快速變化的市場需求。Altera的Stratix II FPGA4、可編程邏輯器件4.5FPGA發(fā)展趨勢u 片上可編程系統(tǒng)（System On a Programmable Chip，SOPC）用可編程邏輯技術(shù)把整個系統(tǒng)放到一塊硅片上，稱作SOPC?？删幊唐舷到y(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC），即由單個芯片完成整個系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計方式，可裁減、可擴充、可升級，并具備軟硬件在系統(tǒng)可編

35、程的功能。一般概括其特點為:至少包含一個嵌入式處理器內(nèi)核； 具有小容量片內(nèi)高速RAM資源； 豐富的IPCore資源可供選擇；足夠的片上可編程邏輯資源；處理器調(diào)試接口和FPGA編程接口； 可能包含部分可編程模擬電路；單芯片、低功耗、微封裝。4.5FPGA發(fā)展趨勢片上可編程系統(tǒng)實例ALTERA推出的NIOSII架構(gòu)SOPC 解決方案XIlinx推出的MicroBlaze架構(gòu)SOPC解決方案4、可編程邏輯器件4.5FPGA發(fā)展趨勢以Altera公司的Stratix IV GT FPGA為例u 高速I/O接口控制器4.5FPGA發(fā)展趨勢高速I/O接口控制器實例PC上使用的PCI-E接口控制器能夠提供5

36、GB/s的帶 寬，通常用于接駁顯卡或其它需要高速傳輸數(shù)據(jù)的硬件。基于FPGA的PCI-E開發(fā)板PCI-E接口核心FPGA4、可編程邏輯器件4.5FPGA發(fā)展趨勢u 高性能DSP應(yīng)用FPGA內(nèi)嵌DSP核心FPGA實現(xiàn)DSP算法4.5FPGA發(fā)展趨勢基于FPGA/CPLD的DSP算法設(shè)計實例上圖為使用FPGA實現(xiàn)的視頻編碼/解碼算法的實現(xiàn)示意圖4.5FPGA發(fā)展趨勢FPGA內(nèi)嵌DSP核心實例內(nèi)嵌DSP的FPGA在高速圖像處理應(yīng)用日立國際電氣公司基于Xilinx推出的VIRTEX-5系列FPGA，開發(fā)了高分辨率、快幀速率、圖像質(zhì)量好、效率高并且速度快的KP系列工業(yè)相機。VIRTEX-5系列FPGA內(nèi)

37、嵌的DSP在實現(xiàn)高分辨率、小尺寸以及圖像校正功能（如彩色相機的白平衡和獨立六色顏色修正）等方面起到了關(guān)鍵作用。寺院的藏經(jīng)閣失火了，燒毀很多珍貴的經(jīng)書，方丈大哭。小和尚不知，以為方丈病了，問詢：“方丈何患難忍？” 方丈哭曰：“老衲痛經(jīng)??！”5.課程學(xué)習(xí)建議本節(jié)內(nèi)容：u 課程授課安排u 學(xué)習(xí)經(jīng)驗心得u 配套開發(fā)板介紹5.課程學(xué)習(xí)建議5.1.課程授課安排uuuuuuuuuuu數(shù)字系統(tǒng)設(shè)計概論 （ 4學(xué)時）硬件描述語言（VHDL）基礎(chǔ) （8學(xué)時）EDA開發(fā)軟件與硬件平臺 （2學(xué)時） 組合邏輯電路描述 （3學(xué)時）基本時序邏輯電路描述 （3學(xué)時）同步時序電路設(shè)計方法與狀態(tài)機 （8學(xué)時） 仿真與綜合 （4學(xué)

38、時）數(shù)字系統(tǒng)設(shè)計方法與案例分析 （4學(xué)時）第一章第二章第三章第四章第五章第六章第七章第八章講座1：Testbench設(shè)計 （4學(xué)時）講座2：IP核的設(shè)計講座3：Verilog語言（4學(xué)時）（4學(xué)時）How to learn Verilog-HDLSimulation toolcircuitMaster of verilog-HDLLots of ExerciseSynthesis toolsyntax*資料來源：5.課程學(xué)習(xí)建議5.2.學(xué)習(xí)經(jīng)驗心得學(xué)習(xí)方法：由淺而深，逐步提高。入門了解EDA設(shè)計領(lǐng)域涉及的關(guān)鍵詞，對必須掌握的知識內(nèi)容有初步了解； 熟悉一種硬件描述語言如VHDL、Verilog（語法，結(jié)構(gòu)，基本語句）； 熟悉一種EDA設(shè)計工具如Quartus、ISE（操作，仿真，調(diào)試）；設(shè)計一段簡單的代碼（加法器、計數(shù)器、串并轉(zhuǎn)換器），仿真并實踐驗證； 設(shè)計并實現(xiàn)一個稍微復(fù)雜的接口驅(qū)動電路，如UART、VGA、PS2；設(shè)計并實現(xiàn)一個具有一定功能的完整數(shù)字系統(tǒng)5