第一章數(shù)字系統(tǒng)設(shè)計(jì)概述1

1、第一章數(shù)字系統(tǒng)設(shè)計(jì)概述主講人：姜小波本章目錄u 數(shù)字系統(tǒng)概念u 常見數(shù)字系統(tǒng)設(shè)計(jì)方法u 數(shù)字系統(tǒng)設(shè)計(jì)歷程u PLD發(fā)展趨勢(shì)u 課程學(xué)習(xí)建議考試這件事, 三分天注定，七分靠打拼，剩下的90分真的沒(méi)辦法了!1、數(shù)字系統(tǒng)概念本節(jié)內(nèi)容基本概念概念定義分類理論基礎(chǔ)邏輯代數(shù)基本結(jié)構(gòu)應(yīng)用特點(diǎn)1、數(shù)字系統(tǒng)概念1.1 基本概念1.1.1 概念定義用數(shù)字信號(hào)完成信息存儲(chǔ)、傳輸、處理的電路稱為數(shù)字電路。數(shù) 字電路包括組合邏輯電路、時(shí)序邏輯電路兩類。系統(tǒng)泛指由一群有關(guān)連的個(gè)體組成，根據(jù)預(yù)先編排好的規(guī)則工作， 能完成個(gè)別元件不能單獨(dú)完成的工作的群體。數(shù)字系統(tǒng)則是以基本數(shù)字電路為基本組成單元的電子系統(tǒng)。1、數(shù)字系統(tǒng)概念1

2、.1 基本概念時(shí)序電路組合電路數(shù)字電路數(shù)字系統(tǒng)系統(tǒng)1、數(shù)字系統(tǒng)概念1.1.2數(shù)字電路分類組合邏輯電路u 由最基本的邏輯門電路組合而成；u 輸出值只與當(dāng)時(shí)的輸入值有關(guān)；u 類似于模擬電路中的純電阻電路；u 加法器、譯碼器、編碼器、數(shù)據(jù)選擇器等均屬于組合 邏輯電路。1、數(shù)字系統(tǒng)概念組合邏輯電路模型輸入輸出.基本邏輯電路（與、或、非）1、數(shù)字系統(tǒng)概念1.1.2數(shù)字電路分類時(shí)序邏輯電路u 由邏輯門電路與存儲(chǔ)器組成的反饋邏輯回路構(gòu)成；u 具有記憶功能。輸出不僅取決于當(dāng)時(shí)的輸入值，還與電路過(guò) 去的狀態(tài)有關(guān)；u 類似于模擬電路中含儲(chǔ)能元件電感或電容的電路；u 觸發(fā)器、鎖存器、計(jì)數(shù)器、移位寄存器、儲(chǔ)存器等電路

3、均屬 于時(shí)序電路。1、數(shù)字系統(tǒng)概念時(shí)序邏輯電路模型輸出輸入次態(tài)現(xiàn)態(tài)存儲(chǔ)器組合邏輯電路1、數(shù)字系統(tǒng)概念1.1.3數(shù)字系統(tǒng)理論基礎(chǔ)廣義數(shù)字系統(tǒng)的理論基礎(chǔ)是邏輯代數(shù)。各種數(shù)字系統(tǒng)均可使用邏輯代數(shù)作為表示，化簡(jiǎn)， 設(shè)計(jì)推理的工具。1、數(shù)字系統(tǒng)概念邏輯代數(shù)也叫做開關(guān)代數(shù)。起源于英國(guó)數(shù)學(xué)家喬治布爾(George Boole)于1849年創(chuàng)立的布爾代數(shù)。由變量集、常量 0 和 1 及“與”、“或”、“非”三種運(yùn)算所構(gòu)成的代數(shù)系統(tǒng)。1、數(shù)字系統(tǒng)概念1.1.4數(shù)字系統(tǒng)基本結(jié)構(gòu)數(shù)字系統(tǒng)在結(jié)構(gòu)上分為數(shù)據(jù)處理單元和控制單元，由輸入部件、輸出部件及邏輯系統(tǒng)組成。其中邏輯系統(tǒng)包括存儲(chǔ)部件、處理部件、控制部件三大子系統(tǒng)。1

4、、數(shù)字系統(tǒng)概念邏輯系統(tǒng)數(shù) 據(jù) 處理單元輸入部件輸出部件數(shù)字系統(tǒng)內(nèi)部所傳輸處理的對(duì)象均為基本數(shù)字邏輯變量控制部件處理部件存儲(chǔ)部件1、數(shù)字系統(tǒng)概念1.2 數(shù)字系統(tǒng)的特點(diǎn)同時(shí)具有算術(shù)運(yùn)算和邏輯運(yùn)算功能以二進(jìn)制邏輯代數(shù)為數(shù)學(xué)基礎(chǔ)，既能進(jìn)行算術(shù)運(yùn)算又能方 便地進(jìn)行邏輯運(yùn)算（與、或、非、判斷、比較、處理等），極其 適合于運(yùn)算、比較、存儲(chǔ)、傳輸、控制、決策等應(yīng)用。實(shí)現(xiàn)簡(jiǎn)單，系統(tǒng)可靠以二進(jìn)制作為基礎(chǔ)的數(shù)字邏輯電路，簡(jiǎn)單可靠，準(zhǔn)確性高。集成度高，功能實(shí)現(xiàn)容易集成度高，體積小，功耗低。電路的設(shè)計(jì)、維修、維護(hù)靈 活方便。1、數(shù)字系統(tǒng)概念1.3數(shù)字系統(tǒng)的應(yīng)用廣泛的應(yīng)用于電子計(jì)算機(jī)、自動(dòng)控制、航天、雷達(dá)、通信、數(shù)碼家電

5、、移動(dòng)手持設(shè)備等各個(gè)領(lǐng)域。只想優(yōu)雅轉(zhuǎn)身，不料華麗撞墻1、數(shù)字系統(tǒng)概念2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法本節(jié)內(nèi)容：u 基于中小規(guī)模集成電路的設(shè)計(jì)方法設(shè)計(jì)思想一般步驟設(shè)計(jì)案例u 基于MCU的設(shè)計(jì)方法u 基于PLD的EDA方法u 三種設(shè)計(jì)方法總覽2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法2.1 基于中小規(guī)模集成電路的設(shè)計(jì)方法2.1.1 主要設(shè)計(jì)思想：將具體問(wèn)題抽象為基本邏輯關(guān)系，自下而上進(jìn)行設(shè)計(jì)。2.1.2設(shè)計(jì)特點(diǎn)采用固定功能的器件（通用型器件，如與74系列等），根據(jù)連接邏輯關(guān)系，設(shè)計(jì)電路板實(shí)現(xiàn)功能。電路運(yùn)行速度快,實(shí)時(shí)性好。大部分設(shè)計(jì)依賴人工完成，過(guò)程復(fù)雜繁瑣。設(shè)計(jì)周期長(zhǎng)，易出錯(cuò)，產(chǎn)品靈活性差。2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法2.1

6、.2一般步驟：?jiǎn)栴}抽象與變量定義、輸入輸出真值表、邏輯關(guān)系化簡(jiǎn)、邏輯電路原理圖、實(shí)際電路連接圖、PCB制板僅以設(shè)計(jì)數(shù)字時(shí)鐘數(shù)碼管譯碼、顯示電路的設(shè)計(jì)為例問(wèn)題抽象與變量定義輸入:數(shù)字變量09IN：A,B,C,D(二進(jìn)制需4位數(shù)表示09)OUT：Fa, Fb, Fc, Fd, Fe, Ff, Fg (7位輸出驅(qū)動(dòng)七段數(shù)碼管)輸出:數(shù)碼管顯示092、常見數(shù)字系統(tǒng)設(shè)計(jì)方法輸入輸出真值表根據(jù)輸入輸出的實(shí)際關(guān)系畫出真值表2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法邏輯關(guān)系化簡(jiǎn)變量數(shù)量較少時(shí)常用卡諾圖法化簡(jiǎn)，示意如下，具體過(guò)程省略?；?jiǎn)得出輸出關(guān)于輸入的邏輯關(guān)系式如：2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法邏輯電路原理圖（示意）：由輸入輸出邏

7、輯關(guān)系式畫出邏輯電路原理圖。FaFbABC使用基本邏輯門實(shí)現(xiàn)功能2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法實(shí)際電路連接圖根據(jù)邏輯電路原理圖畫出實(shí)際器件電路連接圖，最終制成系統(tǒng)PCB板。實(shí)際邏輯器件2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法2.2基于MCU，DSP的設(shè)計(jì)方法2.2.1主要設(shè)計(jì)思想：將具體問(wèn)題轉(zhuǎn)化為算法流程圖。2.2.2設(shè)計(jì)特點(diǎn)使用高級(jí)程序語(yǔ)言（如C，C+）編寫算法； 編譯器自動(dòng)編譯鏈接成可執(zhí)行代碼；描述方法上具有直觀、靈活的優(yōu)勢(shì)； 硬件電路及板圖設(shè)計(jì)更為簡(jiǎn)單強(qiáng)干擾（PC指針容易跑飛）、要求高速處理（指令串行執(zhí)行）的特殊應(yīng)用中一般MCU難以滿足要求。2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法2.2.2一般步驟：功能模塊劃分、算法流程圖

8、、C/匯編代碼、編譯鏈接、 軟件仿真、硬件調(diào)試同樣簡(jiǎn)單以設(shè)計(jì)數(shù)字時(shí)鐘為例輸入模塊顯示模塊時(shí)鐘源模塊功能模塊劃分2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法外部按鍵中斷保護(hù)Psw、A寄存器算法流程圖設(shè)計(jì)帶顯示延時(shí)消抖NKey1按下?主程序Y有閃爍？Y調(diào)整模式 N切換顯示模式Y(jié)進(jìn)入秒表 秒表模式?N日期、鬧鐘、鬧鐘設(shè)置、秒表顯示循環(huán)切換 Y時(shí)間調(diào)整Y調(diào)整時(shí)間?N調(diào)整日期?N調(diào)整鬧鐘?N計(jì)時(shí)?N初始化秒表 Y日期調(diào)整Y鬧鐘調(diào)整NY提示音滴恢復(fù)psw、A寄存器中斷退出Y整點(diǎn)？ N鬧鐘到？ Y鬧鈴提示音 提示音 系統(tǒng)初始化 2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法C/匯編代碼集成開發(fā)環(huán)境中將算法設(shè)計(jì)轉(zhuǎn)化為源代碼2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法軟件

9、仿真（Protues等）源代碼經(jīng)編譯連接后下載到MCU中2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法硬件實(shí)現(xiàn)實(shí)體MCU（如51系列單片機(jī)）2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法DSP及其簡(jiǎn)單應(yīng)用DSP（digital signal processor）是一種獨(dú)特的微處理器， 是以數(shù)字信號(hào)來(lái)處理大量信息的器件。在保密通信、雷達(dá)處理、聲吶處理、導(dǎo)航、全球定位、跳頻電臺(tái)、搜索和反搜索等有很多的應(yīng)用2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法2.3 基于PLD的EDA設(shè)計(jì)方法2.3.1 主要設(shè)計(jì)思想：將具體問(wèn)題按照并行工程、自頂向下的思想，從概念、算法、協(xié)議開始設(shè)計(jì)電子系統(tǒng)，采用相應(yīng)的描述方式分層設(shè)計(jì)， 逐步細(xì)化。2.1.2設(shè)計(jì)特點(diǎn)采用硬件描述語(yǔ)言，結(jié)合

10、圖表化的描述進(jìn)行頂層算法設(shè)計(jì)；從行為描述、寄存器傳輸級(jí)描述、邏輯綜合三個(gè)層次逐步細(xì)化；復(fù)雜繁瑣的邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局布線、仿真等均由EDA工具自動(dòng)完成；這種自頂向下的設(shè)計(jì)思想更符合人的思維方式。2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法2.3.2一般步驟：第一步：按照自頂向下的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 第二步：輸入高層設(shè)計(jì)：HDL代碼，圖形（框圖，狀態(tài)圖等）。第三步：利用EDA綜合器對(duì)HDL源代碼進(jìn)行自動(dòng)綜合優(yōu) 化處理，生成門級(jí)描述的網(wǎng)表文件。第四步：利用EDA適配器將網(wǎng)表文件針對(duì)具體目標(biāo)器件 進(jìn)行自動(dòng)邏輯映射操作。（底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。）適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：適

11、配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；適配后的仿真模型；器件編程文件。2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法第五步：根據(jù)適配后的仿真模型，進(jìn)行適配后的軟件仿真。因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確地預(yù)期未來(lái)芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改源代碼或選擇不同速度品質(zhì)的器件，直至滿足設(shè)計(jì)要求。第六步：將適配器產(chǎn)生的器件編程文件通過(guò)編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA或CPLD中。如果是大批量產(chǎn)品開發(fā)，通過(guò)更換相應(yīng)的廠家綜合庫(kù)，可以很容易轉(zhuǎn)由ASIC形式實(shí)現(xiàn)。2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法同樣以數(shù)字時(shí)鐘系統(tǒng)的設(shè)計(jì)簡(jiǎn)單為例頂層方案設(shè)計(jì)利用數(shù)碼管顯

12、示時(shí)間，利用按鍵開關(guān)進(jìn)行修改與設(shè)置的操作， 利用撥碼開關(guān)改變鬧鐘運(yùn)行的模式，利用蜂鳴器發(fā)出各種提示音， 利用發(fā)光LED表示鬧鐘運(yùn)行的各種狀態(tài)。2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法采用模塊化的思想，將系統(tǒng)總的功能分解成若干個(gè)子功能。初步考慮分為3個(gè)部分：鍵盤部分、處理器部分和顯示部分。鍵盤模塊通過(guò)掃描按鍵開關(guān)和撥碼開關(guān)得到操作信息，處理器模塊通過(guò)鍵盤模塊輸入的操作信息處理數(shù)據(jù)，并加處理后的時(shí)間數(shù)據(jù)傳給顯示模塊，由顯示模塊顯示結(jié)果。鍵盤輸入模塊顯示輸出模塊處理器模塊2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法輸入高層設(shè)計(jì)EDA工具中使用圖形方式輸入高層設(shè)計(jì)2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法設(shè)計(jì)細(xì)化：HDL語(yǔ)言實(shí)現(xiàn)實(shí)體功能用硬件描述語(yǔ)言具體

13、化高層設(shè)計(jì)2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法邏輯編譯化簡(jiǎn)、綜合優(yōu)化、適配、布局布線、仿真模型生成由EDA工具自動(dòng)完成；獲得門級(jí)電路描述網(wǎng)表。和所選PLD器件的結(jié)構(gòu)相關(guān)聯(lián)利用PLD器件內(nèi)部的布線資源來(lái)完成各種邏輯塊和I/O塊之間的電器連接。以上過(guò)程一般不需人工參與2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法編譯完成后可以查看資源占用情況綜合后資源的利用情況報(bào)告甚至可以查看底層邏輯塊的連接關(guān)系已利用資源未利用資源模塊名字2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法根據(jù)綜合后得到的仿真模型使用仿真工具進(jìn)行軟件時(shí)序仿真分析是否記得數(shù)電實(shí)驗(yàn)也有類似的圖Quartus自帶波形仿真工具，也可使用其它仿真工具如Modelsim。2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法表示每

14、個(gè)端口的輸入輸出模式每個(gè)端口與實(shí)際自定義的端口名字開發(fā)板上面的物分配相應(yīng)物理管腳，下載至FPGA/CPLD器件中理接口連線使用軟件改變硬件結(jié) 構(gòu)的一個(gè)體現(xiàn)：實(shí)際 物理連接關(guān)系改變時(shí)， 只需通過(guò)軟件重新分 配PLD管腳。2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法實(shí)際運(yùn)行效果實(shí)際可編程邏輯器件2、常見數(shù)字系統(tǒng)設(shè)計(jì)方法2.4 總覽三種設(shè)計(jì)方法，可以看出：基于中小規(guī)模集成電路的設(shè)計(jì)方法電路運(yùn)行速度快,實(shí)時(shí)性好。然而過(guò)程過(guò)于繁瑣復(fù)雜，不適用于大型的數(shù)子系統(tǒng)設(shè)計(jì)；基于MCU的設(shè)計(jì)方法較為直觀人性化，然而MCU的性能難以滿足某些特定場(chǎng)合（如高速情況下）的應(yīng)用需求；基于PLD的EDA設(shè)計(jì)則是一種全新的設(shè)計(jì)思想與設(shè)計(jì)理念。兼具了

15、中小規(guī)模集成電路設(shè)計(jì)與MCU設(shè)計(jì)方式的優(yōu)點(diǎn)；在頂層設(shè)計(jì)上采用多種輸入描述方法，具有MCU方式設(shè)計(jì)的靈活性、直觀性；底層硬件邏輯設(shè)計(jì)由EDA工具自動(dòng)完成保證了設(shè)計(jì)效率；功能開發(fā)上是軟件實(shí)現(xiàn)的，物理機(jī)制為純硬件電路；純硬件的物理機(jī)制使其具有更強(qiáng)的抗干擾能力、更快的運(yùn)行速度。三日打魚，剩下的時(shí)間都上網(wǎng)3、數(shù)字系統(tǒng)設(shè)計(jì)歷程本節(jié)內(nèi)容 CAD(計(jì)算機(jī)輔助設(shè)計(jì)階段 CAE(計(jì)算機(jī)輔助工程設(shè)計(jì))階段 EDA(電子設(shè)計(jì)自動(dòng)化)階段 現(xiàn)代EDA數(shù)字系統(tǒng)設(shè)計(jì)與傳統(tǒng)設(shè)計(jì)方式對(duì)比設(shè)計(jì)流程描述方法設(shè)計(jì)手段系統(tǒng)硬件構(gòu)成 EDA市場(chǎng)發(fā)展與就業(yè)3、數(shù)字系統(tǒng)設(shè)計(jì)歷程現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已趨向以計(jì)算機(jī)輔助的電子設(shè)計(jì)自動(dòng)化，即ED

16、A技術(shù)。主要有3個(gè)階 段：20世紀(jì)70年代起始的CAD(計(jì)算機(jī)輔助設(shè)計(jì))階段20世紀(jì)80年代起始的CAE(計(jì)算機(jī)輔助工程設(shè)計(jì))階段20世紀(jì)90年代起始的EDA(電子設(shè)計(jì)自動(dòng)化)階段3、數(shù)字系統(tǒng)設(shè)計(jì)歷程3.1段20世紀(jì)70年代起始的CAD(計(jì)算機(jī)輔助設(shè)計(jì))階 主要工作：PCB設(shè)計(jì)、電路模擬、集成電路版圖編輯 常用工具軟件：Tango、SPICE3、數(shù)字系統(tǒng)設(shè)計(jì)歷程3.2段20世紀(jì)80年代起始的CAE(計(jì)算機(jī)輔助工程設(shè)計(jì))階 主要特點(diǎn)：PCB設(shè)計(jì)、原理圖輸入、電路分析、邏輯仿真、自動(dòng)布局布線 常用工具軟件：Mentor Graphics、Valid Daisy等公司的產(chǎn)品3、數(shù)字系統(tǒng)設(shè)計(jì)歷程3.3

17、20世紀(jì)90年代起始的EDA(電子設(shè)計(jì)自動(dòng)化)階段 主要特點(diǎn)：硬件描述語(yǔ)言、系統(tǒng)級(jí)仿真和綜合技術(shù)、“自頂向下”的設(shè)計(jì)理念 常用工具軟件：Quartus、ISE、Isp LEVER3、數(shù)字系統(tǒng)設(shè)計(jì)歷程3.4 現(xiàn)代EDA數(shù)字系統(tǒng)設(shè)計(jì)與基于中小規(guī)模集成電路的傳統(tǒng)設(shè)計(jì)方式對(duì)比 設(shè)計(jì)流程 描述方法 設(shè)計(jì)手段 系統(tǒng)硬件構(gòu)成主要區(qū)別3.4.1設(shè)計(jì)理念：自底向上Bottom up 自頂向下Top down由EDA綜合工具完成到工藝的映射 用基本門組成各個(gè)組合與時(shí)序邏輯單元 由邏輯單元組成各個(gè)獨(dú)立的功能模塊 將系統(tǒng)劃分為各個(gè)功能模塊，每個(gè)模塊由更細(xì)化的行為描述表達(dá) 由各個(gè)功能模塊連成一個(gè)完整系統(tǒng) 用系統(tǒng)級(jí)行為描

18、述表達(dá)一個(gè)包含輸入輸出的頂層模塊，同時(shí)完成整個(gè)系統(tǒng)的模擬與性能分析 進(jìn)行整個(gè)系統(tǒng)的測(cè)試與性能分析 3.4.2 描述方法與設(shè)計(jì)手段 傳統(tǒng)設(shè)計(jì)方式： 以邏輯函數(shù)與單元模塊電路為主 整個(gè)設(shè)計(jì)流程需要人工參與 EDA設(shè)計(jì)方式：言 （Hardware以硬件描述語(yǔ)Description Language，HDL）為主 EDA工具完成邏輯編譯、化簡(jiǎn)分割、綜合優(yōu)化、布局布線、仿真3、數(shù)字系統(tǒng)設(shè)計(jì)歷程3.5.EDA市場(chǎng)發(fā)展與就業(yè)從應(yīng)用領(lǐng)域來(lái)看，EDA技術(shù)已經(jīng)滲透到各行各業(yè)，如上文所說(shuō)，包括在機(jī)械、電子、通信、航空航航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA應(yīng)用。另外， EDA軟件的功能日益強(qiáng)大，原

19、來(lái)功能比較單一的軟件，現(xiàn)在增加了很多新用途。全球EDA產(chǎn)業(yè)市場(chǎng)規(guī)模（不完全統(tǒng)計(jì)） 資料來(lái)源：Gary Smith EDA(2009/02)；MoneyDJ 財(cái)經(jīng)知識(shí)庫(kù)3、數(shù)字系統(tǒng)設(shè)計(jì)歷程中國(guó)EDA市場(chǎng)已漸趨成熟，不過(guò)大部分設(shè)計(jì)工程師面向的是PCB制板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。在數(shù)字IC設(shè)計(jì)領(lǐng)域，前端驗(yàn)證工作一般都是用FPGA完成的，因此FPGA工程師也是IC設(shè)計(jì)公司迫切需要的人才。 FPGA/IC邏輯設(shè)計(jì)開發(fā)已經(jīng)成為當(dāng)前最有發(fā)展前途的行業(yè)之一，特別是熟悉硬件構(gòu)架的FPGA系統(tǒng)工程師。3、數(shù)字系統(tǒng)設(shè)計(jì)歷程中國(guó)和正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的

20、兩個(gè)市場(chǎng)，年夏合增長(zhǎng)率分別達(dá)到了50%和30%業(yè)內(nèi)為，目前認(rèn)FPGA/IC設(shè)計(jì)行業(yè)至少有20-30萬(wàn)的人才缺口，僅北京市場(chǎng)FPGA硬件開發(fā)人員的需求就已經(jīng)超過(guò)了3 萬(wàn)人華清遠(yuǎn)見公司2009-2010年中國(guó)EDA開發(fā)從業(yè)人員調(diào)查報(bào)告（薪資分布）3、數(shù)字系統(tǒng)設(shè)計(jì)歷程EDA技術(shù)代表著現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的最新發(fā)展方向，主要應(yīng)用于高端產(chǎn)品領(lǐng)域，傳統(tǒng)單片機(jī)MCU設(shè)計(jì)則逐步趨向中低端應(yīng)用。美國(guó)已有FPGA人才40多萬(wàn)， 地區(qū)有7萬(wàn)多，而中國(guó)內(nèi)地僅有一萬(wàn)左右。3、數(shù)字系統(tǒng)設(shè)計(jì)歷程從招聘崗位要求看來(lái)，從事EDA數(shù)字系統(tǒng)設(shè)計(jì)行業(yè)一般必須具備以下能力：數(shù)字電子電路理論基礎(chǔ) Verilog HDL或VHDL語(yǔ)言與應(yīng)用；

21、主流公司公司CPLD/FPGA器件特性，Quartus軟件應(yīng)用；項(xiàng)目test-bench的編寫，Modelsim仿真工具；OVM/UVM/VMM驗(yàn)證學(xué)，能搭建SOPC芯片、FPGA驗(yàn)證環(huán)境。3、數(shù)字系統(tǒng)設(shè)計(jì)歷程3.6 HDL簡(jiǎn)介HDL 的是 Hardware Description全稱Language，即硬件描述語(yǔ)言，可以在三個(gè)層次上進(jìn)行電路描述，由高到低為系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)。常用的HDL有VHDL、Verilog和AHDL。HDL新發(fā)展：SystemVerilog、SystemC3、數(shù)字系統(tǒng)設(shè)計(jì)歷程 VHDLu 用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。u 最初由美國(guó)國(guó)防部開發(fā)uVHDL的英文

22、全寫：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong Language. 超高速集成電路硬件描述語(yǔ)言。u 主要應(yīng)用在數(shù)字電路的設(shè)計(jì)中。3、數(shù)字系統(tǒng)設(shè)計(jì)歷程使用VHDL進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的優(yōu)點(diǎn)：（1）系統(tǒng)硬件描述能力強(qiáng)，適合大型項(xiàng)目與團(tuán)隊(duì)開發(fā)。（2）VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。（3）VHDL具有強(qiáng)大的行為描述能力，可以避開具體的底層器件結(jié)構(gòu)設(shè)計(jì)。（4）VHDL符合IEEE工業(yè)標(biāo)準(zhǔn)，編寫的模塊容易實(shí)現(xiàn)共享和復(fù)用。（5）VHDL對(duì)設(shè)計(jì)的描述

23、具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。3、數(shù)字系統(tǒng)設(shè)計(jì)歷程HDL新發(fā)展： SystemVerilog Verilog的超集，在面向?qū)ο蠛万?yàn)證平臺(tái)方面進(jìn)行 了擴(kuò)展。 SystemC C+的基礎(chǔ)上添加的硬件擴(kuò)展庫(kù)和仿真庫(kù) 結(jié)合了面向?qū)ο缶幊毯陀布C(jī)制原理 軟硬件協(xié)同設(shè)計(jì)將薪比薪的想了一下，算了，不想活了4、可編程邏輯器件u 本節(jié)內(nèi)容u PLD的發(fā)展 PLD的分類u CPLD與FPGA的對(duì)比u FPGA/CPLD相對(duì)MCU的優(yōu)勢(shì)u FPGA發(fā)展趨勢(shì)4、可編程邏輯器件可編程邏輯器件（Programmable Logic Device，

24、PLD）是一種可由用戶對(duì)其進(jìn)行編程的大規(guī)模通用集成電路。PLD給數(shù)字系統(tǒng)設(shè)計(jì)帶來(lái)革命性影響，如同一張白紙，工程師可以通過(guò)原理圖輸入法、硬件描述語(yǔ)言等自由設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)，是實(shí)現(xiàn)數(shù)字系統(tǒng)的理想器件。PLD能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡(jiǎn)單的74系列IC。4、可編程邏輯器件使用基于SOPC的NiosII+ARM方案，在一片PLD芯片上即可構(gòu)成高性能CPU托在掌心的FPGA核心板使用集成IC（基本為74系列） 搭建的具備簡(jiǎn)單功能的CPU4、可編程邏輯器件FPGA；EPLDCPLD。4.1PLD的發(fā)展：PLAPALGALPLD器件正往超高速、高密度、低功耗、低電壓方向發(fā)展。年代公司產(chǎn)

25、品代表特點(diǎn)20世紀(jì)70年代*PLA熔絲編程20世紀(jì)70年代末AMDPAL基于CMOS技術(shù)20世紀(jì)80年代初LatticeGAL可重復(fù)編程20世紀(jì)80年代中XilinxFPGA查找表技術(shù)20世紀(jì)80年代中AlteraEPLD電可擦除20世紀(jì)80年代末LatticeCPLD同期出現(xiàn)ISP技術(shù)4、可編程邏輯器件大的PLD生產(chǎn)廠商 最大的PLD供應(yīng)商之一 FPGA的發(fā)明者，最大的PLD供應(yīng)商之一 ISP技術(shù)的發(fā)明者 提供及宇航級(jí)產(chǎn)品4、可編程邏輯器件兩大生產(chǎn)廠商產(chǎn)品FPGA:Cycl

26、one、CycloneII Stratix、StratixII等 Altera：CPLD:MAX7000、MAX3000系列(EEPROM工藝)FPGA:Spartan系列Virtex系列 Xilinx：CPLD:XC9500系列（Flash工藝）在相對(duì)低端的產(chǎn)品器件中，Alrera 的Cyclone系列比Xinlinx的Spartan 強(qiáng)大； 而在高端的產(chǎn)品器件中，Xinlinx的Virtex系列比Alrera 的Stratix優(yōu)勢(shì)更加明顯。4、可編程邏輯器件4.2PLD的分類與陣列固定，或陣列可編程基于乘積項(xiàng)技術(shù)的PLD（CPLD）與陣列、或陣列均可編程與陣列可編程，或陣列固定基于查找表技

27、術(shù)的PLD（FPGA）4.2.1基于乘積項(xiàng)技術(shù)的PLD與陣列固定，或陣列可編程ABC這一類型的代表器件是可編程只讀存儲(chǔ)器PROM（Programmable Read Only Memory）。如右圖是一個(gè)83陣列結(jié)構(gòu)。因?yàn)榕c陣列固定，輸入信號(hào)的每個(gè)組合都固定連 接，所以與門陣列為全譯碼陣列。 若利用PROM來(lái)實(shí)現(xiàn)邏輯函數(shù)，則會(huì)隨著輸入信號(hào)的增加，使得芯片面積變大，利用率和工作速度降情況發(fā)生。 O1O2O34.2.1基于乘積項(xiàng)技術(shù)的PLD與陣列、或陣列均可編程ABC這一類型的代表器件是可編程邏輯 陣列（Programmable Logic Array， PLA），在可編程邏輯器件中，其 靈活性最

28、高。由于它具有與或陣列 均能編程的特點(diǎn)，在實(shí)現(xiàn)函數(shù)時(shí)， 只需要形成所需的乘積項(xiàng)，使陣列 規(guī)模比輸入數(shù)相同的與陣列固定、 或陣列可編程的PROM小得多。它 是將ROM地址譯碼器的全譯碼改為 部分譯碼，使得譯碼器矩陣大大壓 縮。這有利于提高器件的利用率， 節(jié)省硅片的面積。 O1O2O34.2.1基于乘積項(xiàng)技術(shù)的PLD與陣列可編程，或陣列固定ABC這一類型的代表器件是可編程邏輯 （Programmable Array Logic， PAL）和通用陣列邏輯（Generic Array Logic，GAL）。這種結(jié)構(gòu)中， 或陣列固定若干個(gè)乘積項(xiàng)輸出，如 右圖，每個(gè)輸出對(duì)應(yīng)的乘積項(xiàng)有兩個(gè)。在典型的器件中，

29、乘積項(xiàng)可達(dá)8個(gè)，在高密度PLD中乘積項(xiàng)可高達(dá)幾十個(gè)。 O1O2O34.2.2基于查找表技術(shù)的PLD基于查找表技術(shù)（Look-Up table）的PLD 芯片，我們也可以稱之FPGA，查找表簡(jiǎn)稱為L(zhǎng)UT，本質(zhì)上就是一個(gè)RAM。目前FPGA中多用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4 位地址線的161的RAM。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述一個(gè)邏輯電路以后，PLD/FPGA開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把結(jié)果事先寫入RAM，這樣每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就相當(dāng)于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。輸入內(nèi)容轉(zhuǎn)換地址尋址查表結(jié)果輸出4.2.2基于查找表技術(shù)

30、的PLD下圖是一個(gè)4輸入與門的例子：4、可編程邏輯器件4.3CPLD與FPGA的對(duì)比CPLDFPGA內(nèi)部結(jié)構(gòu) ProducttermLookup Table程序存儲(chǔ) 內(nèi)部EEPROMSRAM，EEPROM資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成度 低 高 使用場(chǎng)合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 EAB，鎖相環(huán) 保密性 可加密 一般不能保密 4、可編程邏輯器件4.4FPGA/CPLD相對(duì)MCU的優(yōu)勢(shì)uuu并行編程，運(yùn)行速度快全定制芯片設(shè)計(jì)，改變軟件即可改變硬件集成鎖相環(huán),倍頻頻率高u IO管腳多,容易實(shí)現(xiàn)大規(guī)模系統(tǒng)u 大量IP軟核,方便二次開發(fā)u 功能開發(fā)上

31、是軟件實(shí)現(xiàn)的，物理機(jī)制卻和純硬件電路一樣， 抗強(qiáng)電磁干擾十分可靠以下將就并行運(yùn)行與全定制設(shè)計(jì)兩方面舉例說(shuō)明4、可編程邏輯器件相對(duì)于MCU，在一些多任務(wù)的高速時(shí)序數(shù)字系統(tǒng)中，CPLD/FPGA并行運(yùn)行的速度優(yōu)勢(shì)尤其明顯。例如：以8位色60幀的速度驅(qū)動(dòng)640*480分辨率的VGA顯示器顯示一幅靜態(tài)圖像所需的最小處理速度：640*480*60=18.43M/s考慮VGA時(shí)序中的附加幀首等，實(shí)際需要的處理速率約為25M/sCLK若以普通FPGA實(shí)現(xiàn)，同樣假定每個(gè)時(shí)鐘周期處理一條指令，則采用25MHz晶振的FPGA只需分出一條線程驅(qū)動(dòng)顯示器，其它控制任務(wù)可以并行執(zhí)行不受影響 。若采用內(nèi)置鎖相環(huán)倍頻，則時(shí)

32、鐘源頻率還可進(jìn)一步下降。若以普通單片機(jī)實(shí)現(xiàn)，若每個(gè)時(shí)鐘周期處理一條指令（實(shí)際部分指令需要多個(gè)時(shí)鐘周期），則工作于25MHz頻率下的單片機(jī)除驅(qū)動(dòng)顯示器外，基本沒(méi)有空余資源可執(zhí)行其它控制任務(wù)。VGA鍵盤控制其他模塊CLK其他模塊VGA顯示4、可編程邏輯器件 FPGA/CPLD的設(shè)計(jì)是全定制的設(shè)計(jì)，對(duì)產(chǎn)品芯片硬件資源設(shè)計(jì)具有極大的自由性，接口資源、總線位寬等均可按需要定制。而MCU的數(shù)據(jù)位寬、硬件資源都是固定的，無(wú)法根據(jù)現(xiàn)實(shí)需要靈活修改。上一個(gè)VGA顯示的例子中，若顯示的圖像由外部IO口傳輸，對(duì)于高端32位單片機(jī)接收一幅圖像所需時(shí)間：640*480/32=9600個(gè)時(shí)鐘周期。對(duì)于普通FPGA，若定義

33、128位寬的管腳并行接收一幅圖像，所需時(shí)間：640*480/128=2400個(gè)時(shí)鐘周期。只要具有足夠的空余IO口與可編程邏輯門資源，在一塊FPGA/CPLD芯片上可以根據(jù)實(shí)際需要，定制出任意個(gè)數(shù)的串行口、PWM信號(hào)輸出口等， 以滿足實(shí)際系統(tǒng)的需求。4、可編程邏輯器件4.5FPGA發(fā)展趨勢(shì)u IP核擴(kuò)充（Intellectual Property core）IP核實(shí)現(xiàn)PCI接口擴(kuò)充IP核實(shí)現(xiàn)以太網(wǎng)接口擴(kuò)充4.5FPGA發(fā)展趨勢(shì)IP核擴(kuò)充實(shí)例MorethanIP 企業(yè)系統(tǒng)基于Altera的Stratix II FPGA開發(fā)的簡(jiǎn)單高性價(jià)比IEEE 1588的交換機(jī)。具有1588定時(shí)控制和可編程上行鏈

34、路功能的以太網(wǎng)MAC 內(nèi)核和交換矩陣內(nèi)核知識(shí)產(chǎn)權(quán)(IP)是由MorethanIP GmbH開發(fā)。憑借IP核擴(kuò)展的靈活性很容易修改而迎合其它系統(tǒng)及快速變化的市場(chǎng)需求。Altera的Stratix II FPGA4、可編程邏輯器件4.5FPGA發(fā)展趨勢(shì)u 片上可編程系統(tǒng)（System On a Programmable Chip，SOPC）用可編程邏輯技術(shù)把整個(gè)系統(tǒng)放到一塊硅片上，稱作SOPC。可編程片上系統(tǒng)（SOPC）是一種特殊的嵌入式系統(tǒng)：首先它是片上系統(tǒng)（SOC），即由單個(gè)芯片完成整個(gè)系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，具有靈活的設(shè)計(jì)方式，可裁減、可擴(kuò)充、可升級(jí)，并具備軟硬件在系統(tǒng)可編

35、程的功能。一般概括其特點(diǎn)為:至少包含一個(gè)嵌入式處理器內(nèi)核； 具有小容量片內(nèi)高速RAM資源； 豐富的IPCore資源可供選擇；足夠的片上可編程邏輯資源；處理器調(diào)試接口和FPGA編程接口； 可能包含部分可編程模擬電路；單芯片、低功耗、微封裝。4.5FPGA發(fā)展趨勢(shì)片上可編程系統(tǒng)實(shí)例ALTERA推出的NIOSII架構(gòu)SOPC 解決方案XIlinx推出的MicroBlaze架構(gòu)SOPC解決方案4、可編程邏輯器件4.5FPGA發(fā)展趨勢(shì)以Altera公司的Stratix IV GT FPGA為例u 高速I/O接口控制器4.5FPGA發(fā)展趨勢(shì)高速I/O接口控制器實(shí)例PC上使用的PCI-E接口控制器能夠提供5

36、GB/s的帶 寬，通常用于接駁顯卡或其它需要高速傳輸數(shù)據(jù)的硬件。基于FPGA的PCI-E開發(fā)板PCI-E接口核心FPGA4、可編程邏輯器件4.5FPGA發(fā)展趨勢(shì)u 高性能DSP應(yīng)用FPGA內(nèi)嵌DSP核心FPGA實(shí)現(xiàn)DSP算法4.5FPGA發(fā)展趨勢(shì)基于FPGA/CPLD的DSP算法設(shè)計(jì)實(shí)例上圖為使用FPGA實(shí)現(xiàn)的視頻編碼/解碼算法的實(shí)現(xiàn)示意圖4.5FPGA發(fā)展趨勢(shì)FPGA內(nèi)嵌DSP核心實(shí)例內(nèi)嵌DSP的FPGA在高速圖像處理應(yīng)用日立國(guó)際電氣公司基于Xilinx推出的VIRTEX-5系列FPGA，開發(fā)了高分辨率、快幀速率、圖像質(zhì)量好、效率高并且速度快的KP系列工業(yè)相機(jī)。VIRTEX-5系列FPGA內(nèi)

37、嵌的DSP在實(shí)現(xiàn)高分辨率、小尺寸以及圖像校正功能（如彩色相機(jī)的白平衡和獨(dú)立六色顏色修正）等方面起到了關(guān)鍵作用。寺院的藏經(jīng)閣失火了，燒毀很多珍貴的經(jīng)書，方丈大哭。小和尚不知，以為方丈病了，問(wèn)詢：“方丈何患難忍？” 方丈哭曰：“老衲痛經(jīng)啊！”5.課程學(xué)習(xí)建議本節(jié)內(nèi)容：u 課程授課安排u 學(xué)習(xí)經(jīng)驗(yàn)心得u 配套開發(fā)板介紹5.課程學(xué)習(xí)建議5.1.課程授課安排uuuuuuuuuuu數(shù)字系統(tǒng)設(shè)計(jì)概論 （ 4學(xué)時(shí)）硬件描述語(yǔ)言（VHDL）基礎(chǔ) （8學(xué)時(shí)）EDA開發(fā)軟件與硬件平臺(tái) （2學(xué)時(shí)） 組合邏輯電路描述 （3學(xué)時(shí)）基本時(shí)序邏輯電路描述 （3學(xué)時(shí)）同步時(shí)序電路設(shè)計(jì)方法與狀態(tài)機(jī) （8學(xué)時(shí)） 仿真與綜合 （4學(xué)

38、時(shí)）數(shù)字系統(tǒng)設(shè)計(jì)方法與案例分析 （4學(xué)時(shí)）第一章第二章第三章第四章第五章第六章第七章第八章講座1：Testbench設(shè)計(jì) （4學(xué)時(shí)）講座2：IP核的設(shè)計(jì)講座3：Verilog語(yǔ)言（4學(xué)時(shí)）（4學(xué)時(shí)）How to learn Verilog-HDLSimulation toolcircuitMaster of verilog-HDLLots of ExerciseSynthesis toolsyntax*資料來(lái)源：5.課程學(xué)習(xí)建議5.2.學(xué)習(xí)經(jīng)驗(yàn)心得學(xué)習(xí)方法：由淺而深，逐步提高。入門了解EDA設(shè)計(jì)領(lǐng)域涉及的關(guān)鍵詞，對(duì)必須掌握的知識(shí)內(nèi)容有初步了解； 熟悉一種硬件描述語(yǔ)言如VHDL、Verilog（語(yǔ)法，結(jié)構(gòu)，基本語(yǔ)句）； 熟悉一種EDA設(shè)計(jì)工具如Quartus、ISE（操作，仿真，調(diào)試）；設(shè)計(jì)一段簡(jiǎn)單的代碼（加法器、計(jì)數(shù)器、串并轉(zhuǎn)換器），仿真并實(shí)踐驗(yàn)證； 設(shè)計(jì)并實(shí)現(xiàn)一個(gè)稍微復(fù)雜的接口驅(qū)動(dòng)電路，如UART、VGA、PS2；設(shè)計(jì)并實(shí)現(xiàn)一個(gè)具有一定功能的完整數(shù)字系統(tǒng)5