畢業(yè)設(shè)計(jì)]基于VHDL的3B4B線路編碼解碼實(shí)現(xiàn).doc

基于VHDL的3B4B線路編碼/解碼實(shí)現(xiàn)摘要:mBnB碼是光纖通信系統(tǒng)中常用的碼型之一,本次設(shè)計(jì)了一種簡(jiǎn)單實(shí)用的3B4B編碼方法,并提出了用Altera開(kāi)發(fā)系統(tǒng)的硬件描述語(yǔ)言VHDL實(shí)現(xiàn)全數(shù)字3B4B編譯碼電路的設(shè)計(jì)思想和方法,最后給出了波形仿真結(jié)果。本文給出了針對(duì)該編碼方法的除數(shù)字鎖相環(huán)之外的一種簡(jiǎn)單方便的VHDL語(yǔ)言設(shè)計(jì)方法。關(guān)鍵詞:3B4B碼；FPGA；VHDL語(yǔ)言；波形仿真編碼部分（Encode3B4B）：一、3B4B編碼原理大多數(shù)mBnB碼都采用兩種模式編碼,兩種模式交替使碼字中的不均值為零。這種編碼電路多采用可編程只讀存儲(chǔ)器PROM查找表的方法實(shí)現(xiàn)。下面介紹一種3B4B碼,可用更為簡(jiǎn)單的電路實(shí)現(xiàn),其編碼規(guī)則具體說(shuō)明如下:先將輸入的數(shù)字信號(hào)每3b為一碼字,在同樣長(zhǎng)的時(shí)間間隔內(nèi)變換成4b一組的輸出碼字。變換后4b的一個(gè)碼字中,第1與第4比特位分別由變換前3b碼字中的第1與第3比特位取反而得到；變換前的第1與第2比特位分別作為變換后的第2與第3比特位。其編碼情況如表1所示。表13B4B編碼表3B0000010100111001011101114B10011000101110100101010001110110二3B4B的編碼電路設(shè)計(jì)3B4B編碼電路的工作原理:為了實(shí)現(xiàn)3B4B編碼,本設(shè)計(jì)是以隨機(jī)碼作為輸入的數(shù)字信號(hào)。因此,完整的3B4B編碼電路包括分頻電路、串并轉(zhuǎn)換電路、編碼電路和并串轉(zhuǎn)換電路組成,如圖1所示。圖11：分頻模塊：a三分頻序列發(fā)生器的輸入時(shí)鐘脈沖三分頻，從而可以實(shí)現(xiàn)每輸入3BIT的串行信號(hào)就同步轉(zhuǎn)換輸出出三位的并行信號(hào)，實(shí)現(xiàn)時(shí)鐘信號(hào)的同步。b四分頻序列發(fā)生器的輸入時(shí)鐘脈沖四分頻，從而可以實(shí)現(xiàn)每輸入4BIT的并行信號(hào)就把轉(zhuǎn)換給變量ifclk4eventandclk4=1thenREG=Q；2：串并轉(zhuǎn)換模塊（用循環(huán)移位實(shí)現(xiàn)）Clk0來(lái)一次有效，Y接收串行的數(shù)據(jù)就向右移一位，當(dāng)三分頻的信號(hào)clk3有效時(shí)把Y輸出。architectureoneofSER2PARissignalq:std_logic_vector(2downto0)；beginp1:process(clk0)variablen:integer:=0；beginifclk0eventandclk0=1thenq=shift_in&q(2downto1)；endif；endprocessp1；p2:process(clk3)beginifclk3eventandclk3=1thenYREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREGREG=NULL；endcase；endif；ENDPROCESSP1；P2:PROCESS(CLK3)BEGINIFCLK3EVENTANDCLK3=1THENQ=REG；ENDIF；ENDPROCESSP2；4并串轉(zhuǎn)換把編碼實(shí)現(xiàn)的4位碼，由并行轉(zhuǎn)換為串行輸出。architectureoneofPAR2SERissignalN:INTEGERRANGE0TO3；signalREG:std_logic_vector(3downto0)；beginp1:process(clk4,Q)beginifclk4eventandclk4=1thenREG=Q；endif；endprocessp1；PROCESS(CLK0,REG,N)BEGINIFCLK0EVENTANDCLK0=1THENIFN=3THENN=0；ELSENshift_outshift_outshift_outshift_outshift_out=X；endcase；endprocess；三仿真效果：仿真時(shí)，在F引腳輸1，選第二的碼表，串口輸入111，對(duì)應(yīng)的編碼輸出為0010.解碼部分（Encode3B4B）：設(shè)計(jì)要求：1）資料查找，系統(tǒng)總體的設(shè)計(jì)思路2）方案比較(方案分析、比較、總結(jié))3）總體方案的設(shè)計(jì)與任務(wù)細(xì)分（系統(tǒng)功能模塊總圖）4）各功能模塊設(shè)計(jì)（模塊的實(shí)現(xiàn)方案、算法比較、編程、功能和時(shí)序仿真）實(shí)驗(yàn)報(bào)告撰寫(xiě)（各自撰寫(xiě)自己完成的部分，具備總體設(shè)計(jì)方案、TOP系統(tǒng)圖、各功能模塊的設(shè)計(jì)思路、系統(tǒng)調(diào)試、仿真和課題總結(jié)）mBnB線路編解碼簡(jiǎn)介：mBnB碼是把輸入的二進(jìn)制原始碼流進(jìn)行分組，每組有m個(gè)二進(jìn)制碼，記為mB，稱(chēng)為一個(gè)碼字，然后把一個(gè)碼字變換為n個(gè)二進(jìn)制碼，記為nB，并在同一個(gè)時(shí)隙內(nèi)輸出。把輸入的mB變換為nB輸出；本次設(shè)計(jì)取m=3,n=m+1=4即為3B4B碼?！按a字?jǐn)?shù)字和”(WDS)是用來(lái)來(lái)描述碼字的均勻性，并以WDS的最佳選擇來(lái)保證線路碼的傳輸特性。用“-1”代表“0”碼，用“+1”代表“”碼，整個(gè)碼字的代數(shù)和即為WDS。nB碼的選擇原則遵循盡可能選擇|WDS|最小的碼字，禁止使用|WDS|最大的碼字。以3B4B為例，應(yīng)選擇WDS=0和WDS=2的碼字，禁止使用WDS=4的碼字。mBnB碼是一種分組碼，設(shè)計(jì)者可以根據(jù)傳輸特性的要求確定某種碼表。如下下表為一種3B4B碼的碼表：線路碼（4B）信號(hào)碼（3B）模式2（負(fù)組）模式1（正組）WDS碼子WDS碼子-20010+211011117-21000+20111110601010010101015010010100110040011000110011300101001010102-20001+211100011-20100+210110000線路碼（）信號(hào)碼（）模式（負(fù)組）模式（正組）碼子碼子解碼原理解碼器與編碼器基本相同，只是除去組別控制部分。譯碼時(shí)，把送來(lái)的已變換的4B信號(hào)碼流，每4比特并聯(lián)為一組，作為PROM的地址，然后讀出3B碼，再經(jīng)過(guò)并-串變換還原為原來(lái)的信號(hào)碼流。并串PROMB1B2B3B4b1b2b3串并組別變換ABC變前時(shí)鐘已變換的輸出4B碼流變換時(shí)鐘待變換輸入信號(hào)碼流解碼器包括分頻電路、分頻電路、串并轉(zhuǎn)換電路、解碼電路和并串轉(zhuǎn)換電路組成。TOP系統(tǒng)電路圖如下：功能仿真波形圖：設(shè)定輸入為:00010001000100010001000100010001000100013B4B解碼輸出對(duì)應(yīng)為:001001001001001001001001001001各元器件代碼如下：三分頻器：libraryieee；useieee.std_logic_1164.all；useieee.std_logic_unsigned.all；entityCNT3isport(clk3:instd_logic；newclk1:outstd_logic)；end；architectureexamofCNT3issignalq:integerrange0to2；signaltemp:std_logic；beginprocess(clk3)beginifclk3eventandclk3=1thenifq=2thenq=0；temp=1；elseq=q+1；temp=0；endif；endif；endprocess；newclk1=temp；endexam；三分頻分頻功能仿真波形圖：四分頻器：libraryieee；useieee.std_logic_1164.all；useieee.std_logic_unsigned.all；entityCNT4isport(clk4:instd_logic；cnter:outstd_logic)；end；architectureexamofCNT4issignalq:std_logic_vector(1downto0)