（微電子學(xué)與固體電子學(xué)專業(yè)論文）異步集成電路設(shè)計(jì)技術(shù)及單元電路設(shè)計(jì)研究.pdf

摘要 摘要 隨著近年來半導(dǎo)體制造工藝的不斷進(jìn)步及電路的大規(guī)?；?，集成電路設(shè)計(jì)中 遇到了諸如功耗，時(shí)鐘偏移及連線延遲增大等難題。這時(shí)異步電路由于其低功耗， 高性能及避免時(shí)鐘偏移等獨(dú)特優(yōu)勢引起了設(shè)計(jì)者的關(guān)注。對異步電路設(shè)計(jì)技術(shù)及 單元電路的深入研究具有重要的理論意義及實(shí)踐價(jià)值。 論文針對目前集成電路設(shè)計(jì)中遇到的挑戰(zhàn)，介紹了異步集成電路的獨(dú)特優(yōu)勢、 發(fā)展歷程及相關(guān)e d a 工具。文中對異步電路設(shè)計(jì)技術(shù)的時(shí)序模式、編碼方式及信 號協(xié)議作了研究，重點(diǎn)探討了四種異步握手協(xié)議。設(shè)計(jì)實(shí)現(xiàn)了異步c 基本單元的 單軌與雙軌等多種結(jié)構(gòu)，對各種電路做了詳細(xì)的仿真及優(yōu)化，獲得了良好的電路 性能。通過對比分析了各種結(jié)構(gòu)的適用環(huán)境；分析探討了m e r g e ，f o r k 及j o i n 等異 步握手基本單元；設(shè)計(jì)實(shí)現(xiàn)了異步單雙軌及混合加法器，并通過仿真對每種結(jié)構(gòu) 的特點(diǎn)和應(yīng)用環(huán)境進(jìn)行了分析研究。 關(guān)鍵詞：異步電路低功耗握手協(xié)議c 單元 a b s t r a c t a b s t r a c t w i t haf a s td e v e l o p m e n ti ns e m i c o n d u c t o rf a b r i c a t i o nt e c h n o l o g y , i ch a st h e t e n d e n c yo fl a r g e rs c a l ea n dh i g h e rs p e e d b u ts i m u l t a n e o u s l y , s o m ec r i t i c a lp r o b l e m s i ni cd e s i g ne m e r g e d s u c ha st h el a r g ep o w e rd i s s i p a t i o n , t h ec l o c k - s k e wa n dt h e i n c r e a s i n gp e r c e n t a g eo ft h ew i r ed e l a yi nt h ed e l a yo fs y s t e m s i n c ea s y n c h r o n o u s d e s i g nh a sa d v a n t a g e so fl o w - p o w e r , h i g h p e r f o r m a n c ea n dn o - c l o c ks k e w , t h e r eh a s b e e nar e v i v a lo fi n t e r e s to na s y n c h r o n o u sc i r c u i tr e s e a r c h t h er e s e a r c ho nt h e a s y n c h r o n o u sd e s i g nm e t h o d o l o g i e sa n d s t a n d a r dc e l l sb e c o m ev e r yn e c e s s a r y t h ec r i t i c a lp r o b l e m si ni ( 3d e s i g ne m e r g e da tp r e s e n tw e r ei n t r o d u c e di nt h i st h e s i s ， a n dt h e nt h ep r o m i n e n ta d v a n t a g e ，t h eh i s t o r ya n de d at o o l so f t h ea s y n c h r o n o u sl o g i c w e r es u m m a r i z e d t h ea s y n c h r o n o u sd e s i g nm e t h o d o l o g i e s ，i n c l u d e st h ea s y n c h r o n o u s s e q u e n c em o d e ，t h ec o d i n gm o d ea n dt h es i g n a l i n gp r o t o c o l ，w e r ee x p l a i n e d ，f o u r h a n d s h a k ep r o t o c o l sw e r es t u d i e da sa ne m p h a s i s v a r i o u ss i n g l e r a i la n dd o u b l e r a i l i m p l e m e n t a t i o n so ft h ec - e l e m e n tw e r ed e s i g n e d a f t e rc a r e f u ls i m u l a t i o n s ，t h e p e r f o r m a n c eo fe v e r yi m p l e m e n t a t i o nw a sa n a l y z e da n do p t i m i z e d t h es u i t e d e n v i r o n m e n t so fe v e r yi m p l e m e n t a t i o nw e r ed i s c u s s e d t h em e r g e ，f o r ka n dj o i nc e l l s u s e di nh a n d s h a k ec i r c u i tw e r ea n a l y z e d t h es i n g l e r a i l ，d o u b l e - r a i la n dh y b r i d a s y n c h r o n o u sa d d e r sw c r ei m p l e m e n t e d i nt h ep a p e r , a n dt h ec h a r a c t e r so fe v e r y i m p l e m e n t a t i o nw e r ea l s od i s c u s s e d k e y w o r d s ：a s y n c h r o n o u sc i r c u i t l o wp o w e rh a n d s h a k ep r o t o c o l c e l e m e n t 創(chuàng)新- 性聲明 本人聲明所呈交的論文是我個(gè)人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作及取得的研究成 果。盡我所知，除了文中特別加以標(biāo)注和致謝中所羅列的內(nèi)容以外，論文中不包含其 他人已經(jīng)發(fā)表或撰寫過的研究成果；也不包含為獲得西安電子科技大學(xué)或其它教育機(jī) 構(gòu)的學(xué)位證書而使用過的材料。與我一同工作的同志對本研究所做的任何貢獻(xiàn)均己在 論文中作了明確的說明并表示了謝意。 申請學(xué)位論文與資料若有不實(shí)之處，本人承擔(dān)一切相關(guān)責(zé)任。 本人簽名：客! 坌蘭 日期：歸； 2 。 關(guān)于論文使用授權(quán)的說明 本人完全了解西安電子科技大學(xué)有關(guān)保留和使用學(xué)位論文的規(guī)定，即；研究生在 校攻讀學(xué)位期間論文工作的知識產(chǎn)權(quán)單位屬西安電子科技大學(xué)。本人保證畢業(yè)離校 后，發(fā)表論文或使用論文工作成果時(shí)署名單位仍然為西安電子科技大學(xué)。學(xué)校有權(quán)保 留送交論文的復(fù)印件，允許查閱和借閱論文；學(xué)校可以公布論文的全部或部分內(nèi)容， 可以允許采用影印、縮印或其他復(fù)制手段保存論文。( 保密的論文在解密后應(yīng)遵守此規(guī) 定) 本學(xué)位論文屬于保密，在年解密后適用于本授權(quán)書。 本人簽名：壟! 絲!日期：如f ，易 導(dǎo)師簽名： 1 嚼陪 日期：如占- o l 第一章緒論 第一章緒論 1 1 目前集成電路設(shè)計(jì)中面臨的挑戰(zhàn) 隨著目前半導(dǎo)體制造工藝及電路設(shè)計(jì)技術(shù)的不斷進(jìn)步，集成電路朝著電路規(guī) 模更大，速度更快的方向飛速發(fā)展。在此同時(shí)，也帶來了一系列急需解決的難題， 包括：電路大規(guī)?；瘞淼碾娐饭脑龃螅蝗謺r(shí)鐘引起的時(shí)鐘偏移：工藝尺寸 減小帶來的連線延遲等。 在過去，集成電路設(shè)計(jì)者最關(guān)心的電路參數(shù)是面積、速度、性能、成本和可 靠性，然后才是電路的功耗的問題。然而近年來由于個(gè)人電腦，手機(jī)、p d a 及消 費(fèi)數(shù)碼等便攜式電子器件的廣泛應(yīng)用及電路大規(guī)模化帶來的芯片散熱問題，電路 的功耗已經(jīng)和面積、速度一樣，成為設(shè)計(jì)者考慮的首要因素。與之相對應(yīng)，超大 規(guī)模集成電路和系統(tǒng)的設(shè)計(jì)重點(diǎn)也漸漸地由高速度轉(zhuǎn)向低功耗設(shè)計(jì)，低功耗設(shè)計(jì) 方法成為現(xiàn)在超大規(guī)模集成電路設(shè)計(jì)中一個(gè)熱門的課題【2 1 1 3 1 。 同時(shí)全局時(shí)鐘的存在帶來的時(shí)鐘偏移及深亞微米工藝下連線延遲的增加也為 集成電路設(shè)計(jì)帶來了很多比較棘手的問題，大大增加了電路設(shè)計(jì)的復(fù)雜性和時(shí)序 驗(yàn)證的困難。在規(guī)模較大的集成電路中分布一個(gè)高頻的全局時(shí)鐘難度越來越大， 有的電路已開始采用“混合時(shí)序系統(tǒng)”的設(shè)計(jì)方法，但在同步系統(tǒng)中，由于各個(gè) 模塊時(shí)鐘相位和頻率的不同，如何將各個(gè)模塊連接起來也是比較麻煩的問題。 針對這些問題現(xiàn)在已有許多的解決方案，包括降低特征尺寸、設(shè)法降低電路 翻轉(zhuǎn)率，優(yōu)化算法等。這些方案可以在一定程度上降低電路的功耗，改善電路性 能。但很多情況下，效果都是很有限的，而且大都是速度與功耗的折衷考慮。這 種情況下，異步電路由于其獨(dú)特的優(yōu)勢引起了設(shè)計(jì)者的重視。 1 2 異步電路設(shè)計(jì)技術(shù)發(fā)展?fàn)顩r 同步電路是當(dāng)今集成電路設(shè)計(jì)的主流，大多數(shù)的數(shù)字電路系統(tǒng)都采用同步設(shè) 計(jì)形式，在一個(gè)全局時(shí)鐘的控制下進(jìn)行工作。與之相反，異步電路不采用全局時(shí) 鐘，各模塊通過局部握手信號進(jìn)行模塊間的通訊。由于異步電路能較好的解決在 現(xiàn)今i c 設(shè)計(jì)中的許多難題，最近對它的研究成了集成電路設(shè)計(jì)中的一個(gè)新課題。 在過去的十年中，對異步電路設(shè)計(jì)的研究重點(diǎn)已經(jīng)從原來的純理論研究轉(zhuǎn)向v l s i 電路和系統(tǒng)中異步電路的實(shí)際應(yīng)用研究。工業(yè)界的項(xiàng)目和學(xué)術(shù)界的研究都證明了 異步電路設(shè)計(jì)的可行性及由此帶來的很多電路性能上的改進(jìn)，尤其是電路功耗的 2 異步集成電路設(shè)計(jì)技術(shù)及單元電路設(shè)計(jì)研究 降低。事實(shí)上，1 9 9 8 年，市場上就已經(jīng)出現(xiàn)了一些完整的異步i c 的芯片【4 j 。 異步電路采用了一種數(shù)據(jù)驅(qū)動的控制機(jī)制，它通過使用大量本地握手信號來 完成整個(gè)電路的時(shí)序控制 s j 。正是此種控制機(jī)制的采用決定了異步電路獨(dú)特的優(yōu) 勢： 1 ) 低功耗。同步電路在整體時(shí)鐘控制下工作，時(shí)鐘工作頻率必須滿足最大負(fù)荷的 要求，造成功耗浪費(fèi)。異步電路貝f j 由數(shù)據(jù)驅(qū)動。僅在需要處理數(shù)據(jù)時(shí)才消耗能 量，具有低功耗的潛力 2 ) 潛在高性能。同步電路工作時(shí)需要考慮電路的最壞情況延遲，而異步電路的性 能則由電路的平均延遲決定，理論上比同步電路可以達(dá)到更高的速度。 3 ) 避免時(shí)鐘偏移。異步電路用大量本地時(shí)序控制信號取代整體時(shí)鐘，從根本上避 免了時(shí)鐘偏移問題。 4 1 模塊化特性。異步電路使用握手信號進(jìn)行模塊內(nèi)部與模塊間的通信，采用相同 握手協(xié)議的電路模塊可以方便地直接互連，而且單獨(dú)模塊也能夠很方便地優(yōu)化 升級。 5 ) 電磁兼容性好。異步電路輻射頻譜含能量少且分散性非常好。 異步集成電路應(yīng)用中，最突出的兩個(gè)優(yōu)點(diǎn)是低功耗和潛在的贏性能，但這些 優(yōu)點(diǎn)不是無條件的。異步集成電路使用本地握手信號進(jìn)行時(shí)序控制，需要增加 些電路模塊來完成這些工作。這些附加的電路模塊往往會對功耗和性能產(chǎn)生負(fù)面 影響。因此，發(fā)揮異步集成電路低功耗和高性能的特點(diǎn)需要合適的應(yīng)用對象，比 如，在待機(jī)很頻繁的場合容易實(shí)現(xiàn)低功耗；在平均性能與最差性能相差較大的情 況下，有利于實(shí)現(xiàn)高性能1 6 j 。 雖然目前已有些異步處理器如a m u l e 、m i n i m i p s 、微控制器異步8 0 c 5 1 、 異步p i c 微控制器( 復(fù)旦大學(xué)) 等出現(xiàn)，但由于異步集成電路現(xiàn)在還沒有統(tǒng)一的 設(shè)計(jì)方法和成熟系統(tǒng)的e d a 工具，現(xiàn)有的異步集成電路的設(shè)計(jì)方法，大部分是 時(shí)針對集成電路中某些局部問題的解決方案。而且已經(jīng)實(shí)現(xiàn)的異步微處理器都不 同程度地采用了全定制設(shè)計(jì)流程，自動化程度低，開發(fā)時(shí)間長。而當(dāng)前流行的同 步集成電路設(shè)計(jì)一般采用基于標(biāo)準(zhǔn)單元庫的半定制設(shè)計(jì)流程，具有方法簡單、工 具成熟、自動化程度高等優(yōu)點(diǎn)。如何用基于標(biāo)準(zhǔn)單元庫的半定制流程實(shí)現(xiàn)異步集 成電路設(shè)計(jì)，是異步集成電路設(shè)計(jì)中的難題之一。首先需要解決的問題就是建立 異步標(biāo)準(zhǔn)單元庫，供前端綜合工具和后端布局布線工具的使用?，F(xiàn)有的標(biāo)準(zhǔn)單元 庫一般只針對同步集成電路設(shè)計(jì)，采用靜態(tài)c m o s 工藝，缺乏對異步集成電路設(shè) 計(jì)中特殊電路結(jié)構(gòu)( 如動態(tài)電路、c 單元) 的支持。因此對異步電路常用單元電 路的研究就顯得非常重要。 第一章緒論 1 3 論文的主要工作方向及結(jié)構(gòu) 本文主要介紹了異步電路的獨(dú)特優(yōu)勢，對異步邏輯的時(shí)序模式、編碼方式及 通訊協(xié)議做了深入的探討研究。設(shè)計(jì)實(shí)現(xiàn)了異步c 單元、m e r g e 、f o r k 、j o i n 及異 步加法器等基本單元，并對各種結(jié)構(gòu)進(jìn)行了詳細(xì)的仿真及優(yōu)化。 文章的結(jié)構(gòu)主要是根據(jù)作者在論文過程中的工作順序安排的。本文大概可以 分為五章： 第一章為緒論，簡單介紹了目前集成電路設(shè)計(jì)遇到的難題及異步電路設(shè)計(jì)技 術(shù)的發(fā)展?fàn)顩r；第二章主要是針對目前i c 設(shè)計(jì)中面臨的功耗，時(shí)鐘偏移與工藝尺 寸減小等帶來的問題，闡述了異步電路的獨(dú)特優(yōu)勢，并解釋了為什么異步電路設(shè) 計(jì)方法可以解決這些難題；第三、四章是本文的重點(diǎn)。第三章主要研究了異步電 路的設(shè)計(jì)技術(shù)，包括異步時(shí)序模式、單雙軌信號編碼方式與四相及兩相信號協(xié)議 等。對四種異步握手通信協(xié)議作了重點(diǎn)探討。闡述了異步集成電路發(fā)展的歷史， 相關(guān)的e d a 工具及異步微處理器的發(fā)展現(xiàn)狀i 第四章是對異步電路中常用基本 單元電路的研究：設(shè)計(jì)實(shí)現(xiàn)了異步c 單元的單軌與雙軌多種實(shí)現(xiàn)結(jié)構(gòu)，從延時(shí)、 功耗等參數(shù)入手對各種結(jié)構(gòu)進(jìn)行了詳細(xì)的仿真和優(yōu)化，并通過對比，分析了各種 結(jié)構(gòu)的性能特點(diǎn)及適合的應(yīng)用環(huán)境；研究了m e r g e ，f o r k , j o i n 等異步握手電路基本 單元，對各種單元的結(jié)構(gòu)及功能進(jìn)行了探討：實(shí)現(xiàn)了單軌、雙軌及混合異步加法 器，分析探討了每種實(shí)現(xiàn)結(jié)構(gòu)的工作方式及特點(diǎn)，同樣地也對各自的應(yīng)用環(huán)境作 了討論；第五章為總結(jié)與展望，主要是對本文的工作做了總結(jié)，并對異步電路以 后的發(fā)展作了展望。 第二章l c 設(shè)計(jì)面臨的挑戰(zhàn)及異步電路的特點(diǎn) 第二章i c 設(shè)計(jì)面臨的挑戰(zhàn)及異步電路的特點(diǎn) 隨著社會需求和半導(dǎo)體制造工藝的發(fā)展，集成電路朝著電路規(guī)模更大，速度 更快的方向飛速發(fā)展。在此同時(shí)，集成電路的設(shè)計(jì)中也出現(xiàn)了一系列急需解決的 問題，包括：電路的功耗增大：全局時(shí)鐘引起的時(shí)鐘偏移：工藝尺寸減小帶來的 問題等。異步邏輯電路采用了不同與同步電路的設(shè)計(jì)方法，它不存在全局時(shí)鐘， 而是采用了一種數(shù)據(jù)驅(qū)動的控制機(jī)制，各個(gè)模塊互相之間通過握手信號進(jìn)行通訊。 通過異步邏輯來設(shè)計(jì)電路是解決上述這些問題的較好的手段【”。 2 1 1 集成電路的功耗問題 2 1i c 設(shè)計(jì)面臨的挑戰(zhàn) 在過去，集成電路設(shè)計(jì)者最關(guān)心的電路參數(shù)是電路的面積，速度，性能，成 本和可靠性，電路的功耗是其次的考慮因素。然而近幾年來，情況發(fā)生了很大的 變化。電路功耗成了與面積，速度同樣重要的一個(gè)參數(shù)。與之相對應(yīng)，超大規(guī)模 集成電路和系統(tǒng)的設(shè)計(jì)重點(diǎn)也漸漸地由高速度轉(zhuǎn)向低功耗設(shè)計(jì)。低功耗設(shè)計(jì)方法 成為現(xiàn)在超大規(guī)模集成電路設(shè)計(jì)中一個(gè)很熱門的課題【8 1 1 9 1 。 2 1 1 1 低功耗設(shè)計(jì)的必要性 a 便攜式電子器件的廣泛應(yīng)用 低功耗設(shè)計(jì)最顯為人知的目的是用于電池供電的便攜式器件。便攜式器件在 近幾年得到了迅猛的發(fā)展，已經(jīng)深入到人們的日常生活中，例如便攜式個(gè)人電腦， 手機(jī)、p d a ，手掌游戲機(jī)，個(gè)人數(shù)字低高保真音響，全球衛(wèi)星定位系統(tǒng)( g p s ) ， 便攜式數(shù)字?jǐn)z像機(jī)和數(shù)字相機(jī)等等。這些電子器件給人們的生活帶來了極大的方 便，用戶通常要求產(chǎn)品體積小，重量輕，電池可使用盡量長的時(shí)間。然而這些便 攜式器件供電電源的發(fā)展速度遠(yuǎn)遠(yuǎn)不及電子系統(tǒng)的發(fā)展速度，這就使得電路的低 功耗設(shè)計(jì)變得很重要【1 0 j 【l l j 。 b 散熱問題 隨著半導(dǎo)體制造工藝的發(fā)展，在將來非便攜式器件也有可能不得不應(yīng)用低功 耗技術(shù)。由于集成電路制造的特征尺寸以每年1 2 的速度遞減，在芯片的單位面 子上可集成的管子數(shù)大大增加，芯片上可集成的電路規(guī)模也將變大，因此實(shí)際芯 片消耗的功耗就會增加。“s c a l i n gl a w ”告訴我們，每當(dāng)芯片面積下降1 2 ， 異步集成電路設(shè)計(jì)技術(shù)及單元電路設(shè)計(jì)研究 芯片的功耗將增加1 8 倍。 電路功耗的增加引起芯片上熱量也不斷增加，芯片的散熱就成了問題。解決 散熱問題所花費(fèi)的代價(jià)越來越大。f 司對芯片溫度的上升也會導(dǎo)致電路性能和可靠 性的下降。為了避免這些問題，在高性能系統(tǒng)中將必須使用到類似與在便攜式器 件中用到的低功耗技術(shù)。 c 環(huán)境保護(hù)的需要 美國環(huán)境保護(hù)局提出了一個(gè)個(gè)人電腦的低功耗標(biāo)準(zhǔn)，估計(jì)能減少相當(dāng)于五百 輛汽車排放的二氧化碳引起的環(huán)境污染。同時(shí)也可節(jié)約大量的資金。 2 1 1 2c m o s 集成電路中功耗的來源 a 電容充放電動態(tài)功耗 與雙極型工藝大部分的功耗是靜態(tài)功耗不同，c m o s 電路所消耗的功耗主要 是電容的動態(tài)充放電功耗。若用口表示每個(gè)時(shí)鐘內(nèi)輸出釃轉(zhuǎn)( 包括0 1 和i - - 0 ) 的次數(shù)( 也稱為翻轉(zhuǎn)活動率) ，廠表示電路的時(shí)鐘頻率，c ，表示電路的負(fù)載電容， 。表示電路的電源電壓，電容充放電動態(tài)功耗的大小是： p = 0 5 a * c l + 2 ， ( 2 - 1 ) 由于在深亞微米( d e e ps u b m i c r o n ) 集成電路中電容動態(tài)充放電功耗是電路總 功耗中最大的一部分，因此大部分的低功耗方法集中在降低動態(tài)功耗上。 從動態(tài)功耗的數(shù)學(xué)表達(dá)式我們可以看出，決定動態(tài)功耗大小的主要有三個(gè)參 數(shù)：負(fù)載電容、電源電壓和時(shí)鐘頻率。對于負(fù)載電容，我們可以在設(shè)計(jì)電路時(shí)調(diào) 整結(jié)構(gòu)或者通過增加b u f f e r 的方法使得每一級輸出不要帶過大的負(fù)載：對于電源 電壓，由于集成電路工藝的發(fā)展，電源電壓已經(jīng)可以降到晶體管的閾值附近。同 時(shí)隨著特征尺寸的減小，電路的電容將會減小。這幾種方法可以降低電路的功耗。 然而電路的發(fā)展方向是速度越來越快，所以廠是肯定會增大的，這樣又增大 了電路的功耗。由于全局時(shí)鐘的負(fù)載相當(dāng)大，且以很高的頻率一直在翻轉(zhuǎn)，全局 時(shí)鐘的功耗是數(shù)字系統(tǒng)動態(tài)功耗中很大的一部分。據(jù)估計(jì)，全局時(shí)鐘的功耗可能 多達(dá)整個(gè)系統(tǒng)功耗的4 0 。隨著工藝的發(fā)展，電路規(guī)模和時(shí)鐘的頻率還將不斷提 高，全局時(shí)鐘消耗功耗過大將成為系統(tǒng)降低功耗的一個(gè)大阻礙。 b 短路電流功耗、漏電流功耗及靜態(tài)偏置功耗 這三種功耗只是c m o s 電路功耗中的小部分。以下分別解釋： 短路電流功耗是當(dāng)p 管與n 管都導(dǎo)通時(shí)，從電源到地的通路上的短路電流所 引起的功耗。對大多數(shù)的集成電路來說，短路電流功耗大約占電路動態(tài)功耗的 5 - l o ： 第二章i c 設(shè)計(jì)面臨的挑戰(zhàn)及異步電路的特點(diǎn) 漏電流功耗有兩個(gè)來源，一是在m o s 管襯底與源極，漏極所形成的寄生二 極管中的反偏電流產(chǎn)生的功耗；二是m o s 管閉合時(shí)溝道中仍存在著的亞閾值電 流引起的功耗。隨著集成電路電源電壓和閩值電壓減小的趨勢，亞閾值電流占總 電流的份額將會變得更顯著； c 靜態(tài)偏置功耗 集成電路由n m o s 轉(zhuǎn)向c m o s 的趨勢使大多數(shù)電路的靜態(tài)偏置功耗趨向于 0 ，但仍有某些靜態(tài)偏置在相應(yīng)的電路對電路功耗的降低及面積的減少具有很大的 好處。因此，在某些復(fù)雜的邏輯電路功耗中，有時(shí)會采用具有靜態(tài)偏置功耗的 p s e u d o n m o s ，它在功耗、面積上都比c m o s 具有更大的優(yōu)判1 2 1 。 2 1 1 _ 3 現(xiàn)有的低功耗設(shè)計(jì)方法簡介 從電路設(shè)計(jì)的工藝級、晶體管級、電路級到結(jié)構(gòu)算法級上，都有對應(yīng)的低功 耗設(shè)計(jì)方法。各個(gè)設(shè)計(jì)級別上節(jié)省的功耗的方法應(yīng)該組合起來，才能最大限度的 降低電路功耗。 a 工藝級的低功耗方法和晶體管級的低功耗方法 工藝級的低功耗方法主要是降低特征尺寸。隨著特征尺寸的減少，電路的電 容將會減少。粗略的估計(jì)顯示，每個(gè)門每次的翻轉(zhuǎn)所耗費(fèi)的功耗與特征尺寸的三 次方成正比。同時(shí)，特征尺寸的減小也使得在單個(gè)芯片上可集成的管子數(shù)增加。 這就使許多面積很大的、原本不得不分割在好幾個(gè)芯片上的電路可集成在單個(gè)芯 片上。由于芯片內(nèi)部的連線比起芯片之間的連線，功耗將會小許多，且速度也快， 因此，該電路的總功耗將會降低很多。 晶體管級的低功耗方法主要是設(shè)計(jì)合理的晶體管寬長比，建立一個(gè)低功耗的 標(biāo)準(zhǔn)單元庫。一方面，我們希望標(biāo)準(zhǔn)單元的輸出變化盡可能的快，這樣能減小輸 出變化時(shí)，中間值引起的短路電流功耗。另一方面，我們又希望晶體管的尺寸盡 可能的小，以減小電容充放電引起的動態(tài)功耗。因此，低功耗電路中晶體管的最 佳尺寸應(yīng)是以上兩者的權(quán)衡。 b 電路級的低功耗設(shè)計(jì)方法 電路級的低功耗設(shè)計(jì)方法很多，針對各種不同的電路有不同的策略。但總體 思想是降低電路翻轉(zhuǎn)率，主要的電路級低功耗設(shè)計(jì)方法有： 1 1 邏輯優(yōu)化，將電路工作時(shí)的最典型的情況設(shè)計(jì)成具有較低的翻轉(zhuǎn)率和較低的 功耗； 2 ) 并行處理，將一個(gè)模塊的工作有n 個(gè)速度較慢的模塊同時(shí)來處理，功耗將會 減少n 倍； 。 3 ) 預(yù)計(jì)算，即預(yù)先進(jìn)行那些可能直接決定結(jié)果的電路的工作，以避免一些對最 異步集成電路設(shè)計(jì)技術(shù)及單元電路設(shè)計(jì)研究 后結(jié)果沒有影響的無效的操作引起的功耗； 4 ) 采用門控時(shí)鐘，它能比較粗略地將一些此時(shí)不需要工作的電路與驅(qū)動它的全 局時(shí)鐘斷開，節(jié)省了此時(shí)這部分電路中鎖存器的翻轉(zhuǎn)和組合電路的無效翻轉(zhuǎn)； 5 ) 采用“s l e e p ”模式。若是觀察到電路的工作負(fù)載很小，則可降低時(shí)鐘頻率， 降低電源電壓，讓電路在滿足要求的情況下盡可能的以低功耗模式工作。若 是觀察到電路被長時(shí)問閑置，則可進(jìn)入“s l e e p ”模式，切斷時(shí)鐘，將動態(tài) 功耗降到0 。此方法的缺點(diǎn)是變化時(shí)鐘頻率和電源電壓的過程較為復(fù)雜，不方 便； 6 ) 采用異步邏輯來實(shí)現(xiàn)電路，去除全局時(shí)鐘。 c 結(jié)構(gòu)級及算法級的低功耗設(shè)計(jì)方法 結(jié)構(gòu)級及算法級的低功耗設(shè)計(jì)方法對集成電路的功耗的降低是各個(gè)級別中最 顯著和有效的。對微處理器和微控制器來說，結(jié)構(gòu)級上的低功耗方法是設(shè)計(jì)一個(gè) 具有低功耗特性的體系結(jié)構(gòu)，而算法級上的低功耗方法是設(shè)計(jì)一個(gè)具有低功耗特 性的指令集。 2 1 2 集成電路中全局時(shí)鐘引起的問題 a 全局時(shí)鐘消耗的功耗過大 由于全局時(shí)鐘的負(fù)載相當(dāng)大，且以很高的頻率一直在抖動，全局時(shí)鐘所消耗 的功耗是數(shù)字系統(tǒng)動態(tài)功耗中很大的一部分。據(jù)統(tǒng)計(jì)，全局時(shí)鐘的功耗可能多達(dá) 整個(gè)系統(tǒng)功耗的4 0 。隨著工藝的發(fā)展，電路規(guī)模和時(shí)鐘的頻率還將不斷提高， 全局時(shí)鐘消耗功耗過大將成為系統(tǒng)降低功耗的一個(gè)大阻礙。 b 時(shí)鐘偏移問題( c l o c ks k e w ) 廠 廠p l o c k a s c l o c k 廣 廠 p 砒b 觸 ff b l o c k as a r n p l b b c k bs a m p k * i t 。i n p u t s n oi n p u i s = 糾i m l t i r 。 圖2 。1 時(shí)鐘偏移( c l o c ks k e w ) 所損失的計(jì)算時(shí)問 甲囤 第二章i c 設(shè)計(jì)面臨的挑戰(zhàn)及異步電路的特點(diǎn) 在同步系統(tǒng)中，各個(gè)模塊對時(shí)鐘線的負(fù)載各不相同，并且通常處在時(shí)鐘線上 不同的位置。這使得時(shí)鐘信號到達(dá)各個(gè)模塊的延遲時(shí)間不同，各個(gè)模塊的所獲得 時(shí)鐘信號就各不相同。這就是“時(shí)鐘偏移”( c l o c ks k e 。 如圖2 1 ，若一個(gè)模塊與另外一個(gè)時(shí)鐘信號略早于它的模塊進(jìn)行通訊，則此模 塊必須在那個(gè)較早的時(shí)鐘到達(dá)前將輸出數(shù)據(jù)就準(zhǔn)備好，這樣，后一個(gè)模塊才能讀 取到有效的輸出。因此第一個(gè)模塊的實(shí)際計(jì)算時(shí)間要比一個(gè)時(shí)鐘周期略短，存在 一個(gè)時(shí)間上損失。 2 1 3 集成電路中工藝尺寸減小 隨著半導(dǎo)體工藝的發(fā)展，尤其是深亞微米工藝的發(fā)展，集成電路邏輯門上的 延遲不斷降低，連線上的延遲占全部延遲的比重越來越大，眾所周知，現(xiàn)在連線 延遲超過門延遲成為電路的主導(dǎo)延遲。o 1 8 微米以下鋁工藝和0 1 3 微米以下銅工 藝中連線延遲都超過了門延遲。9 0 納米時(shí)，連線延遲甚至占總延遲的7 5 。 除了整體延遲外，在o 1 8 微米以下工藝中，信號之間的耦合作用會產(chǎn)生信號 完整性( s i g n a li n t e g f i t y ) n 題。延遲是連線負(fù)載和線驅(qū)動的函數(shù)。在o 2 5 微米以上 時(shí)，主要連線電容是和地之間的耦合電容，它和連線的長度成比例，線長增加一 倍，那么耦合電容就增加一倍。到了0 1 8 微米時(shí)，特定的一個(gè)連線和它鄰近的連 線之間的耦合電容變成了主要耦合電容，電容取決于局部連線的幾何形狀，在很 多的情況下，取決于臨近的連線。 同時(shí)，由于連線的電容的增大，在規(guī)模較大的集成電路中分布一個(gè)高頻的全 局時(shí)鐘越來越難，有的電路已開始采用“混合時(shí)序系統(tǒng)”的設(shè)計(jì)方法，即在整個(gè) 芯片中，不采用單一時(shí)鐘頻率的全局時(shí)鐘，而是用幾個(gè)頻率不同的局部時(shí)鐘。在 同步系統(tǒng)中，由于各個(gè)模塊時(shí)鐘相位和頻率的不同，如何將各個(gè)模塊連接起來也 是比較麻煩的問題。 隨著工藝尺寸的減小和電路規(guī)模的增加，芯片中會出現(xiàn)i r 壓降問題。瓜壓 降主要是分布在電源線和地線網(wǎng)絡(luò)中的電阻產(chǎn)生的。因?yàn)殡娮桦S著尺寸的減小而 增加，當(dāng)電源電壓降低或連線加長時(shí)，i r 壓降會更加惡化。一項(xiàng)針對o 1 8 微米以 下芯片設(shè)計(jì)的研究表明：大約2 0 的第一次投片失敗僅僅是因?yàn)槠茐航颠^大【l 3 1 。 此外工藝尺寸的減小還出現(xiàn)了一些涉及復(fù)雜性、物理效應(yīng)和可制造性的新的 技術(shù)問題，諸如串?dāng)_和耦合、電遷移、數(shù)模整合、系統(tǒng)信號傳輸?shù)取?2 2 異步電路的特點(diǎn) 從集成電路設(shè)計(jì)之初到現(xiàn)在，同步設(shè)計(jì)因?yàn)楦拍詈唵?、設(shè)計(jì)方便、有成熟的 異步集成電路設(shè)計(jì)技術(shù)及單，c 哇三路改計(jì)研究 e d a 工具的支持等因素，一直是集成電路設(shè)計(jì)的主流方案。當(dāng)今大多數(shù)的數(shù)字系 統(tǒng)也是用同步電路來設(shè)計(jì)的。但隨著電路規(guī)模的不斷擴(kuò)大和制造工藝的進(jìn)一步發(fā) 展，電路設(shè)計(jì)中出現(xiàn)了許多對同步方法來說比較棘手的難題。因此異步電路設(shè)計(jì) 方法引起了設(shè)計(jì)者的重視，由原來的純粹理論探索轉(zhuǎn)向了實(shí)際應(yīng)用研究。在過去 的十幾年中，工業(yè)界的項(xiàng)目和學(xué)術(shù)界的研究都證明了異步電路設(shè)計(jì)的可行性及異 步電路與同步電路比較很多電路性能上的改進(jìn)。 與同步電路相比較，異步電路設(shè)計(jì)有著一系列的優(yōu)勢。包括：1 ) 低功耗；2 1 潛在高性能：3 ) 避免時(shí)鈄偏移；4 ) 模塊化特性；5 ) 更好的電磁兼容性【3 】i 。4 】。 2 2 1 異步電路具有低功耗的特點(diǎn) a 異步電路中沒有全局時(shí)鐘消耗的功耗 隨著特征尺寸的減小和電路規(guī)模的增加，同步電路中全局時(shí)鐘的負(fù)載越來越 大，消耗在時(shí)鐘線上的功耗也越來越大。異步電路不需要全局時(shí)鐘，各模塊之間 用負(fù)載較小的局部握手信號相互通訊，因此減少了消耗在時(shí)鐘上的功耗，也大大 降低了電路的功耗。 b 異步邏輯速度可更快 無論是同步還是異步邏輯，電路通常都是由幾個(gè)被寄存器單元劃分丌的組合 電路塊組成的，也就是通常所說的“寄存器一云”結(jié)構(gòu)。其中組合電路的速度與寄存 器的速度在同步電路和異步電路中大致相等。但在同步電路中，全局時(shí)鐘的速度 必須滿足組合邏輯塊中延時(shí)最長的一塊在最慢的輸入數(shù)據(jù)時(shí)的處理速度。這樣就 導(dǎo)致較快的模塊在時(shí)鐘周期的部分時(shí)間里是處在閑置狀態(tài)。 圖2 2 同步邏輯與異步邏輯的速度比較 圖2 2 的上半部分即是以上的這種情況。其中灰色部分表示組合邏輯運(yùn)算的 延遲時(shí)間，黑色表示寄存器的延遲，白色區(qū)域表示此模塊處于閑置狀態(tài)。由圖可 見，全局時(shí)鐘的周期必須根據(jù)電路中最慢的速度來設(shè)置。 篙畔 一 第二章i c 設(shè)計(jì)面l 臨的挑戰(zhàn)及異步電路的特點(diǎn) 而在異步電路中，沒有全局時(shí)鐘，用各模塊各自給出的握手信號來表示此模 塊已開始或結(jié)束運(yùn)算。因此，如上圖的下半部分所示，只要此模塊已完成此時(shí)的 工作，它就可立即進(jìn)行下一個(gè)任務(wù)的工作，而無須進(jìn)入閑置狀態(tài)。因此，在異步 電路的工作中，各個(gè)周期之間是么有閑置時(shí)間的。這就提高了整個(gè)電路系統(tǒng)的運(yùn) 行速度。 異步電路速度快的特點(diǎn)在電路的速度與輸入數(shù)據(jù)有關(guān)的情況下更為明顯。此 時(shí)，同步電路的全局時(shí)鐘大于最慢情況的數(shù)據(jù)的延遲，而此類數(shù)據(jù)實(shí)際上只占所 有輸入數(shù)據(jù)的很小一部分。異步電路的操作速度則是所有輸入情況的個(gè)平均值。 由于異步電路比相應(yīng)的同步電路速度快，我們可以降低異步電路的電源電壓， 使得兩者的操作速度相等，電壓的降低無疑將大幅度地減少異步電路消耗的功耗。 c 異步電路中無效的翻轉(zhuǎn)大大減少。 在同步電路中，電路是這樣工作的：全局時(shí)鐘的觸發(fā)沿觸發(fā)了所有的觸發(fā)器， 電路中的數(shù)據(jù)發(fā)生變化，組合電路開始工作。這其中，有的組合電路的這個(gè)時(shí)鐘 周期的輸出結(jié)果對整個(gè)電路的功能沒有影響，屬于無效工作；有的組合電路在形 成有效輸出前要經(jīng)過好幾次的變化，產(chǎn)生許多毛刺，但在下一個(gè)觸發(fā)沿來到之前， 輸出已穩(wěn)定為有效輸出。這些無效翻轉(zhuǎn)對電路的功能沒有影響，但大大增加了電 路消耗的功耗。 而在異步電路中，各模塊只有在需要工作時(shí)才工作，否則處在閑置狀態(tài)，并 不進(jìn)行無謂的翻轉(zhuǎn)，并且異步電路中有的毛刺會引起電路的誤操作，因此設(shè)計(jì)者 在設(shè)計(jì)時(shí)要盡量去除電路里的毛刺。這樣毛刺引起的無效翻轉(zhuǎn)也大大減少。這使 得異步電路工作時(shí)電路里的無效翻轉(zhuǎn)大大減少，功耗也相應(yīng)降低。 雖然同步電路也可采用通過“門控時(shí)鐘”來避免無效的翻轉(zhuǎn)，即用一個(gè)門來 控制不將全局時(shí)鐘信號輸給不需工作的模塊，但這也引起了一些問題。首先，電 路中增加的門增大了電路規(guī)模，加大了時(shí)鐘線上的負(fù)載；同時(shí)進(jìn)行時(shí)鐘控制的門 引入的延遲將使得電路中的時(shí)鐘偏移( c l o c ks k e w ) 的問題更加嚴(yán)重，全局時(shí)鐘 引起的問題更加顯著。 d 異步電路面積更小 異步電路在有些應(yīng)用中可顯著減少電路的面積，這使得電路的負(fù)載電容減小， 動態(tài)充放電引起的功能功耗也隨之減少。由于異步電路是與輸入的“平均情況” 有關(guān)，同步電路的速度是與輸入的“最壞情況”有關(guān)，因此在某些情況下，。異步 采用面積較小但速度較慢的設(shè)計(jì)方案和同步電路采用的面積較大，速度較快的方 案實(shí)際性能是相同的。此時(shí)同步情況下采用的設(shè)計(jì)方案在輸入的最壞情況下的性 能比異步電路采用的方案要好，但輸入最壞情況只占所有情況的很小一部分，同 步電路因此損失掉的大量的面積無疑是不合算的。 異步集成電路設(shè)計(jì)技術(shù)及單元電路設(shè)計(jì)研究 e 異步電路更適合變需求系統(tǒng) 異步電路的低功耗優(yōu)勢在變需求系統(tǒng)中表現(xiàn)得尤為明顯。變需求系統(tǒng)在現(xiàn)今 使用的非常廣泛，例如大部分的電子計(jì)算機(jī)，隨著用戶進(jìn)行操作的任務(wù)不同，它 在運(yùn)算需求上有著一個(gè)很大的波動。在某些應(yīng)用中，微處理器常常對某些特定的 事件做出反應(yīng)，開始工作，過一段時(shí)間，工作完畢后，微處理器又進(jìn)入閑置狀態(tài)。 在這種情況下，同步微處理器采用了粗粒度的方法來減少系統(tǒng)的功耗。如筆 記本電腦，它檢測用戶的使用情況，并在不同的情況下通過降低時(shí)鐘頻率或關(guān)斷 時(shí)鐘進(jìn)入不同的“睡眠狀態(tài)”。由于全局時(shí)鐘的轉(zhuǎn)換是個(gè)很復(fù)雜的過程，故不得不 采用此粗粒度方法。 異步電路的情況就完全不同。在沒有任務(wù)時(shí)，異步電路中握手信號( r e q u e s t ， a c k n o w l e d g e ) 就不變化，與之相對應(yīng)，電路也停止翻轉(zhuǎn)，消耗功耗為0 。與同步 相比，它對系統(tǒng)運(yùn)算需求的變化反應(yīng)顯然更迅速，是細(xì)粒度方法。 平 均 動 耗 時(shí)問 圖2 3 同步電路與異步電路在變需求系統(tǒng)中 圖2 3 顯示了同步和異步微處理器在變需求系統(tǒng)中的不同表現(xiàn)。其中的粗線 表示同步電路。細(xì)線表示異步電路。從圖中可見，同步的實(shí)現(xiàn)方法中，對變需求 系統(tǒng)得適應(yīng)只能是通過粗略變化時(shí)鐘速度，而異步電路的功耗大致與系統(tǒng)需求成 正比。兩條曲線之間的區(qū)域即是異步電路可比同步電路節(jié)省的功耗的大小。 f 異步電路更適合可變電源電壓系統(tǒng) 當(dāng)系統(tǒng)的工作負(fù)載較小時(shí)，可降低電源電壓來減小系統(tǒng)的工作速度，使得系 統(tǒng)在提供足夠性能的同時(shí)，大幅度降低電路的功耗，在同步電路中，降低電壓是 粗粒度的，且必須考慮降低電壓后最大工作頻率也將相應(yīng)降低，電路是否還能正 常工作在原來的時(shí)鐘頻率下。否則調(diào)節(jié)工作時(shí)鐘頻率也將是個(gè)較復(fù)雜的過程。 第二章l c 設(shè)計(jì)面臨的挑戰(zhàn)及異步電路的特點(diǎn) 而在異步電路中，情況就簡單得多，無須考慮最大工作頻率是否已被降低到時(shí)鐘 頻率以下的問題。 2 2 2 異步電路避免時(shí)鐘偏移 由于異步電路不用時(shí)鐘機(jī)制來控制各部分的工作，模塊之間通過握手協(xié)議進(jìn) 行通訊，它避免了一系列全局時(shí)鐘引起的問題。首先，各模塊之間進(jìn)行通訊的握 手信號是局部信號，它的負(fù)載遠(yuǎn)遠(yuǎn)小于全局時(shí)鐘的負(fù)載；其次，它避免了同步電 路中的“時(shí)鐘偏移( c l o c ks k e w ) ”問題。 2 2 3 異步電路的延遲無關(guān)性 異步電路可被設(shè)計(jì)成“s e l f - t i m e d ”型，即由一些帶冗余的表達(dá)式來表示 數(shù)據(jù)1 1 5 】【1 6 l 。此表達(dá)式不僅能表示數(shù)據(jù)的值，數(shù)據(jù)有效性的時(shí)序信息也包含在內(nèi)。 因此若采用此設(shè)計(jì)方式，無須計(jì)算連線的延遲有多大，直接判斷數(shù)據(jù)是否已為有 效值，即可知道是否應(yīng)開始新的工作。因此，無論連線的延遲有多大，電路都能 正常工作。 另外，異步電路可自然地應(yīng)用于“混合時(shí)序系統(tǒng)”中。采用“全局異步，局 部同步”的方法，可將“同步的小島分布在異步的海洋里”，即各個(gè)時(shí)鐘頻率不同 的同步模塊用異步握手信號來連接。這方便地解決了時(shí)鐘相位，頻率不同的模塊 的連接問題。 第三章異步電路設(shè)計(jì)方法研究 第三章異步電路設(shè)計(jì)方法研究 3 1 異步設(shè)計(jì)方法發(fā)展歷程 a 理論基礎(chǔ)創(chuàng)建 5 0 年代是組合邏輯和有限狀態(tài)機(jī)時(shí)序電路時(shí)代。異步電路的研究開始是從分 析時(shí)序電路的輸入約束條件開始的，這也是當(dāng)時(shí)開關(guān)理論研究領(lǐng)域中的一部分。 h u f f m a n 首先指出，為了使一個(gè)時(shí)序電路能分辨出輸入的變化，要求這個(gè)電路的輸 入信號之間必須有個(gè)最小的時(shí)間間隔。也就是說，存在兩個(gè)時(shí)間段d l 和如，其 中d j d 2 。當(dāng)輸入信號之間間隔小于函時(shí)，不能被電路分辨出來；當(dāng)間隔大于杰時(shí)， 才可以分辨；當(dāng)間隔大于函而小于噸時(shí)，會導(dǎo)致時(shí)序電路功能的不確定。基于這種 分析出現(xiàn)的一類電路形式稱為h u f f i n a n 電路。 同一時(shí)期，m u l l e r 提出了另外的一類電路形式，與現(xiàn)在的異步電路形式極為接 近。實(shí)際上，他提出了使用完成信號，對于m u l l e r 電路，僅僅在完成信號有效后， 輸入信號才允許發(fā)生變化【1 刀【1 8 1 。 b 應(yīng)用探索 h u f f m a n 和m u l l e r 的先導(dǎo)工作，激起了開關(guān)電路領(lǐng)域?qū)Ξ惒诫娐返膹V泛研究。 其中，u n g e r 的工作是最有創(chuàng)造性的。他給出了設(shè)計(jì)單輸入變化異步時(shí)序電路的詳 細(xì)方法，并提出多輸入變化電路設(shè)計(jì)時(shí)，需要考慮的一些因素。他的工作對隨后 異步電路的實(shí)用化產(chǎn)生了很大的影響。例如，幾個(gè)早期的主流計(jì)算機(jī)m u - 5 和 a t l a s | 1 明是完全用異步電路實(shí)現(xiàn)的異步系統(tǒng)。6 0 年代，一項(xiàng)重要的工作是 m a c r o m o d u l ep r o j e c t ，它有力地證明了異步電路模塊在組合構(gòu)成系統(tǒng)時(shí)模塊化帶來 的優(yōu)勢。當(dāng)時(shí)創(chuàng)建了一組數(shù)字模塊，用這組模塊不僅可以很快地組建成通用計(jì)算 機(jī)，而且可以用于構(gòu)建專用計(jì)算機(jī)。這個(gè)計(jì)劃的研究成果給后來大量模塊化的設(shè) 計(jì)方法奠定了重要的基礎(chǔ)。 另一項(xiàng)有價(jià)值的開創(chuàng)性工作來自c h u c ks e i t z 。他提出了使用p e t r i 網(wǎng)作為設(shè)計(jì)和 分析異步電路的體系。其后，他在u t a h 大學(xué)和c a l t e c h 的教學(xué)過程，引發(fā)一大批學(xué) 生對異步電路產(chǎn)生了濃厚的興趣。他的影響促成了世界上首臺異步d a t a f l o w 計(jì)算機(jī) 和包含異步硬件的商用系統(tǒng)e v a i l s & s u t h e r l a n d l d s 1 ( 首臺專用圖形計(jì)算機(jī)) 的出現(xiàn)。 c v l s i 時(shí)代異步系統(tǒng)的研究 7 0 年代后期到8 0 年代，由于工藝技術(shù)的發(fā)展，數(shù)字集成電路的設(shè)計(jì)規(guī)模從 l s i 向v l s i 發(fā)展。同時(shí)，設(shè)計(jì)方法也面臨著很多挑戰(zhàn)，結(jié)束了半導(dǎo)體行業(yè)提供單 異步集成電路設(shè)計(jì)技術(shù)及單元電路設(shè)計(jì)研究 個(gè)邏輯單元，由電路系統(tǒng)設(shè)計(jì)者利用這些單元進(jìn)行邏輯設(shè)計(jì)，然后構(gòu)成電路系統(tǒng) 的設(shè)計(jì)流程。這一時(shí)期，由于同步集成電路的設(shè)計(jì)模型簡單，設(shè)計(jì)方法統(tǒng)一，c a d 工具日趨成熟，絕大部分設(shè)計(jì)、研究都集中在同步集成電路上，而異步電路的研 究還僅僅局限于一些特殊模塊和理論研究。 d e d a 時(shí)代 隨著工藝技術(shù)的持續(xù)發(fā)展，最小線寬逐漸減小，同時(shí)單芯片的尺寸卻逐漸增 大。特別是進(jìn)入深亞微米以后，連線延遲的影響越來越大，使同步設(shè)計(jì)中的時(shí)鐘 s k e w 問題越來越難處理：芯片的密度和規(guī)模的增加，功耗問題給電池供電和散熱 都提出了更高的要求。從8 0 年代后期至i j 9 0 年代中后期，異步電路被重新引起重視。 異步電路的復(fù)興，由研究設(shè)計(jì)方法開始。設(shè)計(jì)方法的自動化為異步電路的實(shí)現(xiàn)提 供有力的支持，出現(xiàn) l o c a l l y c l o c k e dm a c h i n e 、t a g r a m 、3 d - m a c h i n em i c r o p i p e l i n e 等較實(shí)用的設(shè)計(jì)模型和方法。利用這些方法設(shè)計(jì)出的異步集成電路a m u l e ti 、 i i 、驗(yàn)證了異步集成電路低功耗的優(yōu)點(diǎn)【2 ，r a j p p i d 則是異步集成電路在高性 方面的應(yīng)用。 e s o c 時(shí)代 超大規(guī)模和低功耗是2 l 世紀(jì)的一個(gè)突出問題。超大規(guī)模要求集成電路設(shè)計(jì)必 須依靠e d a 工具來完成，低功耗則要求采用新的系統(tǒng)和電路結(jié)構(gòu)。異步集成電路 在這方面的優(yōu)勢是功耗效率高、電路組織形式靈活，但主要的問題是缺乏固定的 設(shè)計(jì)流程和設(shè)計(jì)工具。s o c 設(shè)計(jì)是以i p 模塊為基礎(chǔ)的，這些模塊有m c u 、d s p 、 m p e g 解碼器、a s i c 模塊等。根據(jù)任務(wù)要求的不同模塊往往使用不同的時(shí)鐘頻率， 如何有效地互連這些模塊，使其能正確、有效地工作，是s o c 設(shè)計(jì)中主要的問題。 在異步集成電路系統(tǒng)中，各子模塊的關(guān)系僅僅是接口互連關(guān)系，要求互相連接的 接口符合異步系統(tǒng)要求的時(shí)序規(guī)范，而模塊內(nèi)部的時(shí)序關(guān)系與步長可以獨(dú)立決定。 異步電路s o c 設(shè)計(jì)為i p 互連提供了潛在的有效連接方式。 3 2 異步邏輯的設(shè)計(jì)形式 異步電路的含義非常廣泛。首先，它指的是“非同步電路”，即電路中沒有全 局時(shí)鐘來協(xié)調(diào)各部分的操作。其次，他包含了很多種的設(shè)計(jì)形式。每一種雖然都 屬于異步邏輯形式，但在設(shè)計(jì)上彼此差別很大。這一節(jié)簡單地介紹了這些邏輯形 式和它們的一些特征。 3 2 1 時(shí)序模式 每種設(shè)計(jì)形式都是建立在一定的時(shí)序模式上的。時(shí)序模式表明了設(shè)計(jì)者在設(shè) 第三章異步電路設(shè)計(jì)方法研究 計(jì)時(shí)所遵循的對系統(tǒng)內(nèi)信號時(shí)序上可做的假設(shè)條件，在此條件下，設(shè)計(jì)者設(shè)計(jì)的 電路時(shí)能正常工作的。 根據(jù)電路延遲，異步電路可被分為三類基本的時(shí)序模式： a 延遲無關(guān)電路( d e l a y i n s e n s i t i v ec i r c u i t s ) ： 延時(shí)無關(guān)電路采用了無限連線延時(shí)模型。通過放松該電路的延時(shí)模型，人們 還引入了準(zhǔn)延時(shí)無關(guān)電路( q u a s i - i n s e n s i t i v ec i r c u i t s ) j 。 在延時(shí)無關(guān)模式中，邏輯門和連線上的延遲都沒有限制，因此，傳輸控制信 號以及數(shù)據(jù)都需要使用請求確認(rèn)機(jī)制。通用的電路模塊，如單輸出的邏輯門，由 于不具有延時(shí)無關(guān)性，都不能用于延時(shí)無關(guān)電路設(shè)計(jì)。能夠使用的電路模塊一般 只有緩沖器和c e l e m e n t 等有限的電路單元。為實(shí)現(xiàn)復(fù)雜的電路結(jié)構(gòu)，通常使用 基于別的延時(shí)假設(shè)的電路模塊。而在電路模塊之間的接口電路則是延時(shí)無關(guān)的。 延時(shí)無關(guān)電路可以實(shí)現(xiàn)平均效率的處理速度，但由于需要引入比較復(fù)雜的控 制電路，增加的面積很大。同時(shí)，在實(shí)現(xiàn)小規(guī)模電路時(shí)，往往由于控制電路的過于 復(fù)雜而變得不夠經(jīng)濟(jì)。因此，延時(shí)無關(guān)電路更適合用于系統(tǒng)模塊之間的接口電路。 b 速度無關(guān)型( s p e e d i n d e p e n d e n tc i r c u i t s ) ： m u l l e r 提出了一種速度無關(guān)電路模型捌l 。在此模式下，假定每個(gè)門在其輸 出端具有一個(gè)無限慣性延時(shí)單元，但同時(shí)認(rèn)為互連線的延時(shí)可以忽略。文獻(xiàn) 2 2 】 給出了速度無關(guān)的定義，該性質(zhì)可以一般地理解為電路中的任何潛在可能的信號 變化除非自身發(fā)生了相應(yīng)跳變，其他的電路信號的變化都不能消除該信號的變化 趨勢。需要指出的是，速度無關(guān)特性并不是一個(gè)電路的性質(zhì)，而是電路在某種特定 環(huán)境下的性質(zhì)。因此，進(jìn)行電路設(shè)計(jì)和驗(yàn)證時(shí)，都必須結(jié)合相應(yīng)的電路環(huán)境來驗(yàn)證 電路的速度無關(guān)性。 c 有限延遲型： 在此模式下，每個(gè)門的延遲都被假設(shè)有一個(gè)可知范圍內(nèi)的延遲，電路只有在 每個(gè)邏輯門的延遲時(shí)間處在此范圍內(nèi)時(shí)才能正常工作。近年提出的定時(shí)電路 ( t i m e dc i r c u i t ) 基于更為接近實(shí)際電路行為的有限延時(shí)模型田l ，能獲得比速度獨(dú)立 電路和同步數(shù)字電路更好的性能。定時(shí)電路的每個(gè)門的延時(shí)都具有一個(gè)量化的上 限和下限，這樣就能對實(shí)際電路進(jìn)行更準(zhǔn)確的分析和優(yōu)化，從而省去了由于保守 的延時(shí)模型而引入的額外開銷。該種電路設(shè)計(jì)的主要問題在于，加入每個(gè)門具體 的延時(shí)信息之后，電路的信息將會變得非常復(fù)雜，從而使得該類異步電路的綜合 和驗(yàn)證變得更加困難。因此，如何提出一種有效描述和處理電路信息的描述方式， 是此類電路需要解決的主要問題；同時(shí)，定時(shí)信息的要求對電路的生產(chǎn)和測試都 會提出較高的要求。 從“延遲無關(guān)型”到“速度無關(guān)型”再到“有限延遲型”，對于設(shè)計(jì)者，在 異步集成電路設(shè)計(jì)技術(shù)及單元電路設(shè)計(jì)研究 設(shè)計(jì)電路時(shí)自由度是逐漸遞增的?！把舆t無關(guān)型”一定是“速度無關(guān)型”的，“速 度無關(guān)型”一定也可工作在“有限延遲型”的工作條件下，但，反之則不可以。 但是，從“延遲無關(guān)型”到“速度無關(guān)型”再到“有限延遲型”，對于設(shè)計(jì) 者，在如何構(gòu)成電路上的自由度卻是逐漸遞減的。在“延遲無關(guān)型”中，只要將 各個(gè)功能正確的元件連接起來，則一定能正常工作：在“有限延遲型”中，設(shè)計(jì) 者只能使用那