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FPGA面試題相關搜索: FPGA, 面試1：什么是同步邏輯和異步邏輯？（漢王）同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。 答案應該與上面問題一致補充：同步時序邏輯電路的特點：各觸發(fā)器的時鐘端全部連接在一起，并接在系統(tǒng)時鐘端，只有當時鐘脈沖到來時，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入 x 有無變化，狀態(tài)表中的每個狀態(tài)都是穩(wěn)定的。 異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發(fā)器外，還可以使用不帶時鐘的觸發(fā)器和延遲元件作為存儲元件，電路中沒有統(tǒng)一的時鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。2：同步電路和異步電路的區(qū)別： 同步電路：存儲電路中所有觸發(fā)器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時鐘脈沖信號同步。異步電路：電路沒有統(tǒng)一的時鐘，有些觸發(fā)器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時鐘脈沖同步。3：時序設計的實質(zhì)： 電路設計的難點在時序設計，時序設計的實質(zhì)就是滿足每一個觸發(fā)器的建立/保持時間的而要求。4：建立時間與保持時間的概念？ 建立時間：觸發(fā)器在時鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間。 保持時間：觸發(fā)器在時鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間。不考慮時鐘的skew，D2的建立時間不能大于（時鐘周期T - D1數(shù)據(jù)最遲到達時間T1max+T2max）；保持時間不能大于（D1數(shù)據(jù)最快到達時間T1min+T2min）；否則D2的數(shù)據(jù)將進入亞穩(wěn)態(tài)并向后級電路傳播5：為什么觸發(fā)器要滿足建立時間和保持時間？因 為觸發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時間的，如果不滿足建立和保持時間，觸發(fā)器將進入亞穩(wěn)態(tài)，進入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時 需要經(jīng)過一個恢復時間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級觸發(fā)器來同步異步輸入信號。這樣做可以防止由于異步輸入 信號對于本級時鐘可能不滿足建立保持時間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導致亞穩(wěn)態(tài)的傳播。（比較容易理解的方式）換個方式理解：需要建立時間是因為觸發(fā)器的D段像一個鎖存器在接受數(shù)據(jù)，為了穩(wěn)定的設置前級門的狀態(tài)需要一段穩(wěn)定時間；需要保持時間是因為在時鐘沿到來之后，觸發(fā)器要通過反饋來所存狀態(tài)，從后級門傳到前級門需要時間。6：什么是亞穩(wěn)態(tài)？為什么兩級觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？ 這也是一個異步電路同步化的問題，具體的可以參考EDACN技術月刊20050401。亞 穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定的時間段內(nèi)到達一個可以確認的狀態(tài)。使用兩級觸發(fā)器來使異步電路同步化的電路其實叫做“一步同位器”，他只能用來對一位異步 信號進行同步。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設第一級觸發(fā)器的輸入不滿足其建立保持時間，它在第一個脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下 一個脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復時間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時間，如果都滿足了，在下一個脈沖沿到 來時，第二級觸發(fā)器將不會出現(xiàn)亞穩(wěn)態(tài)，因為其輸入端的數(shù)據(jù)滿足其建立保持時間。同步器有效的條件：第一級觸發(fā)器進入亞穩(wěn)態(tài)后的恢復時間 + 第二級觸發(fā)器的建立時間 carryout = 0; next_state carryout = 1; next_state carryout = 1; next_state carryout = 0; next_state carryout = 1; next_state carryout = 0; next_state carryout = 0; next_state carryout = 1; next_state carryout = X; next_state = X; end case;end process;25：設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零，1.畫出fsm（有限狀態(tài)機）2.用verilog編程，語法要符合fpga設計的要求3.設計工程中可使用的工具及設計大致過程？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity drink_auto_sale is port(clk: in std_logic; reset:in std_logic; sw101:in std_logic; sw102:in std_logic; buy : out std_logic; back: out std_logic);end drink_auto_sale;architecture Behavioral of drink_auto_sale istype state_type is(st0,st1);signal cs ,ns : state_type;beginprocess(clk,reset)begin if(reset = 1) then cs = st0; elsif(clkevent and clk = 1) then cs if( sw101 = 1) then ns = st1; buy= 0; back= 0; elsif(sw102 = 1) then ns = st0; buy= 1; back = 0; else ns = st0 ; buy = 0; back if(sw101 = 1) then ns = st0; buy = 1; back = 0; elsif(sw102 = 1) then ns = st0; buy = 1; back ns = st0; buy= 0; back =0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驅(qū)動ttl;加上拉電阻后,ttl可驅(qū)動cmos.1、當TTL電路驅(qū)動COMS電路時，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅(qū)動能力，有的單片機管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動電流考慮應當足夠??；電阻小，電流大。3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點,通常在1k到10k之間選取。對下拉電阻也有類似道理。OC門電路必須加上拉電阻，以提高輸出的搞電平值。OC門電路要輸出“1”時才需要加上拉電阻不加根本就沒有高電平在有時我們用OC門作驅(qū)動（例如控制一個 LED）灌電流工作時就可以不加上拉電阻OC門可以實現(xiàn)“線與”運算OC門就是 集電極 開路 輸出總之加上拉電阻能夠提高驅(qū)動能力。29：IC設計中同步復位與異步復位的區(qū)別？同步復位在時鐘沿采復位信號，完成復位動作。異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。30：MOORE 與 MEELEY狀態(tài)機的特征？ Moore 狀態(tài)機的輸出僅與當前狀態(tài)值有關, 且只在時鐘邊沿到來時才會有狀態(tài)變化。 Mealy 狀態(tài)機的輸出不僅與當前狀態(tài)值有關, 而且與當前輸入值有關。31：多時域設計中,如何處理信號跨時域？ 不同的時鐘域之間信號通信時需要進行同步處理，這樣可以防止新時鐘域中第一級觸發(fā)器的亞穩(wěn)態(tài)信號對下級邏輯造成影響。信號跨時鐘域同步：當單個信號跨時鐘 域時，可以采用兩級觸發(fā)器來同步；數(shù)據(jù)或地址總線跨時鐘域時可以采用異步fifo來實現(xiàn)時鐘同步；第三種方法就是采用握手信號。32：說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點？靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的 建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很 快、占用內(nèi)存較少，不僅可以對芯片設計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電 路設計的驗證中。動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；33：一個四級的Mux,其中第二級信號為關鍵信號 如何改善timing.？ 關鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。（為什么？）34：給出一個門級的圖,又給了各個門的傳輸延時,問關鍵路徑是什么,還問給出輸入, 使得輸出依賴于關鍵路徑？35：為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大? 和載流子有關，P管是空穴導電，N管是電子導電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等。36：用mos管搭出一個二輸入與非門？ 49頁37：畫出NOT,NAND,NOR的符號,真值表,還有transistor level的電路？省略38：畫出CMOS的圖,畫出tow-to-one mux gate.(威盛VIA 2003.11.06 上海筆試試題) ？39：用一個二選一mux和一個inv實現(xiàn)異或？其中:B連接的是地址輸入端A和A非連接的是數(shù)據(jù)選擇端,F對應的的是輸出端,使能端固定接地置零(沒有畫出來).40：畫出CMOS電路的晶體管級電路圖,實現(xiàn)Y=A*B+C(D+E).(仕蘭微電子)？41：用與非門等設計全加法器？（華為） 數(shù)字電子技術基礎57頁。 ； .42：A,B,C,D,E進行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個數(shù)比0 多,那么F輸出為1,否則F為0),用與非門實現(xiàn),輸入數(shù)目沒有限制？ F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE43：畫出一種CMOS的D鎖存器的電路圖和版圖？44：LATCH和DFF的概念和區(qū)別？45：latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的？ latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時鐘邊沿觸發(fā)下動作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會導致時序分析困難，不適當?shù)膽胠atch則會大量浪費芯片資源。46：用D觸發(fā)器做個二分頻的電路？畫出邏輯電路？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity two_de_fre is port(clk: in std_logic; reset:in std_logic; clk_out: out std_logic) ;end two_de_fre;architecture Behavioral of two_de_fre issignal sig_clk: std_logic;beginprocess(clk)begin if(reset = 1) then sig_clk = 0; elsif(clkevent and clk = 1) then sig_clk = not sig_clk; end if;end process;clk_out = sig_clk; end Behavioral;顯示工程設計中一般不采用這樣的方式來設計，二分頻一般通過DCM來實現(xiàn)。通過DCM得到的分頻信號沒有相位差。47：什么是狀態(tài)圖？ 狀態(tài)圖是以幾何圖形的方式來描述時序邏輯電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關系。48：用你熟悉的設計方式設計一個可預置初值的7進制循環(huán)計數(shù)器,15進制的呢？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity seven_counter is port(reset:in std_logic; clk: in std_logic; counter_out std_logic_vector(2 downto 0);end seven_counter;architecture Behavioral of seven_counter issignal sig_counter : std_logic_vector(2 downto 0);beginprocess(reset,clk)begin if(reset = 1) then sig_count = 101 ; -初值為5 elsif(clkevent and clk = 1) then sig_count = sig_count + 1; end if;end process;counter_out = sig_counter; end Behavioral;15進制計數(shù)器設計只需將counter_out和sig_counter改為4位就行;49：你所知道的可編程邏輯器件有哪些？ PAL,PLD,CPLD,FPGA50：用VERILOG或VHDL寫一段代碼,實現(xiàn)消除一個glitch？將傳輸過來的信號經(jīng)過兩級觸發(fā)器就可以消除毛刺。（這是我自己采用的方式：這種方式消除毛刺是需要滿足一定條件的，并不能保證一定可以消除）51：sram,falsh memory,及dram的區(qū)別?sram：靜態(tài)隨機存儲器，存取速度快，但容量小，掉電后數(shù)據(jù)會丟失，不像DRAM 需要不停的REFRESH，制造成本較高，通常用來作為快取(CACHE) 記憶體使用flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會丟失dram：動態(tài)隨機存儲器，必須不斷的重新的加強(REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個記憶單位處于何種狀態(tài)。價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計算機的內(nèi)存使用。52：有四種復用方式，頻分多路復用，寫出另外三種？ 四種復用方式：頻分多路復用（FDMA），時分多路復用（TDMA），碼分多路復用（CDMA），波分多路復用（WDM）53：ASIC設計流程中什么時候修正Setup time violation 和Hold time violation?如何修正？見前面的建立時間和保持時間54：給出一個組合邏輯電路，要求分析邏輯功能。 所謂組合邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的關系，并指出電路的邏輯功能。 分析過程一般按下列步驟進行：1：根據(jù)給定的邏輯電路，從輸入端開始，逐級推導出輸出端的邏輯函數(shù)表達式。2：根據(jù)輸出函數(shù)表達式列出真值表；3：用文字概括處電路的邏輯功能；55：如何防止亞穩(wěn)態(tài)？1 降低系統(tǒng)時鐘頻率2 用反應更快的FF3 引入同步機制，防止亞穩(wěn)態(tài)傳播（可以采用前面說的加兩級觸發(fā)器）。4 改善時鐘質(zhì)量，用邊沿變化快速的時鐘信號56：基爾霍夫定理的內(nèi)容基爾霍夫定律包括電流定律和電壓定律：電流定律：在集總電路中，任何時刻，對任一節(jié)點，所有流出節(jié)點的支路電流的代數(shù)和恒等于零。電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。57：描述反饋電路的概念，列舉他們的應用。反饋，就是在電路系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。反饋的類型有：電壓串聯(lián)負反饋、電流串聯(lián)負反饋、電壓并聯(lián)負反饋、電流并聯(lián)負反饋。負反饋的優(yōu)點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用。電壓負反饋的特點：電路的輸出電壓趨向于維持恒定。電流負反饋的特點：電路的輸出電流趨向于維持恒定。58：有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件R、L和C組成有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點。集成運放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。59：什么叫做OTP片、掩膜片，兩者的區(qū)別何在？OTP means one time program，一次性編程MTP means multi time program，多次性編程OTP（One Time Program）是MCU的一種存儲器類型MCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。MASKROM的MCU價格便宜，但程序在出廠時已經(jīng)固化，適合程序固定不變的應用場合；FALSHROM的MCU程序可以反復擦寫，靈活性很強，但價格較高，適合對價格不敏感的應用場合或做開發(fā)用途；OTP ROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應用場合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。60、單片機上電后沒有運轉(zhuǎn)，首先要檢查什么？首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應該使用示波器探頭的“X10”檔。另一個辦法是 測量復位狀態(tài)下的IO口電平，按住復位鍵不放，然后測量IO口（沒接外部上拉的P0口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒 有起振。另外還要注意的地方是，如果使用片內(nèi)ROM的話（大部分情況下如此，現(xiàn)在已經(jīng)很少有用外部擴ROM的了），一定要將 EA引腳拉高，否則會出現(xiàn)程序亂跑的情況。有時用仿真器可以，而燒入片子不行，往往是因為EA引腳沒拉高的緣故（當然，晶振沒起振也是原因只一）。經(jīng)過上 面幾點的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話，有時是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所 改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時，就可以并上電容試試（越靠近芯片越好）。61：給了reg的setup,hold時間，求中間組合邏輯的delay范圍 Delay T+T2max,T3holdT1min+T2min63：用傳輸門和倒向器搭一個邊沿觸發(fā)器。（揚智電子筆試）64：用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題）65：16分頻電