EAD課程設(shè)計(jì)D觸發(fā)器.doc

摘要 本設(shè)計(jì)是基于 ZeniEDA D 觸發(fā)器的設(shè)計(jì) 本文分四個(gè)部分 其中詳細(xì)敘述了 D 觸發(fā)器的電路設(shè)計(jì)和版圖設(shè)計(jì)兩個(gè)部分 第一部分是緒論 主要有集成電路 CAD 的發(fā)展現(xiàn)狀 Zeni 軟件的說(shuō)明以及集成電路設(shè)計(jì)流程等內(nèi)容 第二部分是 D 觸發(fā)器 的電路設(shè)計(jì) 首先對(duì) Spice 仿真進(jìn)行了說(shuō)明 然后就是 D 觸發(fā)器的總體方案和 D 觸 發(fā)器的功能描述 還對(duì) D 觸發(fā)器的各個(gè)功能模塊的設(shè)計(jì)與仿真作了詳細(xì)說(shuō)明 第三 部分是 D 觸發(fā)器的版圖設(shè)計(jì) 首先對(duì)版圖設(shè)計(jì)的邏輯劃分 布線布局理論等進(jìn)行了 簡(jiǎn)明的闡述 然后對(duì) D 觸發(fā)器的各個(gè)單元模塊的版圖設(shè)計(jì)進(jìn)行了說(shuō)明 并給出了每 個(gè)功能模塊的版圖以及 D 觸發(fā)器的總版圖 最后給出了 D 觸發(fā)器的 DRC 驗(yàn)證和 LVS 驗(yàn)證以及導(dǎo)出 GDS 文檔 本設(shè)計(jì)幾乎涉及了集成電路 CAD 設(shè)計(jì)的各個(gè)流程 并作了詳細(xì)的描述與說(shuō)明 關(guān)鍵詞 D 觸發(fā)器 反相器 與非門 傳輸門 版圖 目錄目錄 摘要 I 1 緒論 1 1 1 集成電路 CAD 的發(fā)展現(xiàn)狀 1 1 2 Zeni 軟件說(shuō)明 1 1 3 集成電路設(shè)計(jì)流程 3 2 電路設(shè)計(jì) 5 2 1 Spice 仿真說(shuō)明 5 2 2 總體方案及功能描述 6 2 3 單元模塊電路設(shè)計(jì)及仿真 8 3 版圖設(shè)計(jì) 14 3 1 版圖設(shè)計(jì)基礎(chǔ) 14 3 2 單元模塊版圖設(shè)計(jì) 15 3 3 D 觸發(fā)器版圖設(shè)計(jì) 17 3 4 版圖驗(yàn)證 18 3 5 導(dǎo)出 GDS 文檔 20 4 總結(jié)與體會(huì) 21 參考文獻(xiàn) 22 致致 謝謝 23 1 緒論 1 1 集成電路 CAD 發(fā)展現(xiàn)狀 當(dāng)今社會(huì)已經(jīng)進(jìn)入信息技術(shù)時(shí)代 集成電路已經(jīng)被廣泛地應(yīng)用于各個(gè)領(lǐng)域 可 以預(yù)見(jiàn) 在不久的將來(lái) 掌握集成電路的設(shè)計(jì)方法和工具將成為一個(gè)工程師必備的 技能之一 社會(huì)的發(fā)展驅(qū)動(dòng)了 IC 的發(fā)展 IC 的發(fā)展驅(qū)動(dòng)了 EDA 的發(fā)展 EDA 的發(fā)展 驅(qū)動(dòng)了 CAD 的發(fā)展 隨著集成電路與計(jì)算機(jī)的迅速發(fā)展 以 CAD 為基礎(chǔ)的 EDA 技術(shù) 已滲透到電子系統(tǒng)和專用集成電路設(shè)計(jì)的各個(gè)環(huán)節(jié) 一個(gè)能完成較復(fù)雜的 VLSI 設(shè)計(jì) 的 EDA 系統(tǒng)一般包括 10 20 個(gè) CAD 工具 涉及從高層次數(shù)字電路的自動(dòng)綜合 數(shù)字 系統(tǒng)仿真 模擬電路仿真到各種不同層次的版圖設(shè)計(jì)和校驗(yàn)工具 完成了自頂向下 的 VLSI 設(shè)計(jì)的各個(gè)環(huán)節(jié)和全部過(guò)程 從不同的角度來(lái)看 集成電路設(shè)計(jì)按流程可以分為前端設(shè)計(jì)和后端設(shè)計(jì) 按方 式分為正向設(shè)計(jì)和逆向設(shè)計(jì) 集成電路 CAD 軟件也可以按照這樣的方式來(lái)劃分 例 如在 FPGA 的電路設(shè)計(jì)中 Verilog 和 VHDL 被用做系統(tǒng)級(jí)電路設(shè)計(jì)的工具 北京芯 愿景公司的 Chiplogic Family 和 Hierux 軟件包在芯片逆向分析軟件中也處于世界 領(lǐng)先的水平 并與一些正向分析軟件也有很好的接口方式 針對(duì)不同的設(shè)計(jì)階段 有不同的代表產(chǎn)品 集成電路 CAD 主要包括工藝模擬 器件模擬 電路模擬 時(shí)序或邏輯模擬 版圖的設(shè)計(jì)和驗(yàn)證等幾個(gè)方面 作為能夠 進(jìn)行 IC 全程設(shè)計(jì)的全線產(chǎn)品 還應(yīng)當(dāng)包括系統(tǒng)和功能的電路級(jí)的設(shè)計(jì)和仿真 可以 采用硬件描述語(yǔ)言進(jìn)行描述和綜合 IC CAD 全線產(chǎn)品的代表有基于工作站平臺(tái)的 Candence 和基于 PC 平臺(tái)的 TannerPro 設(shè)計(jì)軟件包 例如我國(guó)華大的熊貓 CAD 軟件 包就是一個(gè)全線產(chǎn)品 對(duì)于大多數(shù)設(shè)計(jì)人員 一般只要進(jìn)行電路的系統(tǒng)級(jí)綜合和仿 真 就可以實(shí)現(xiàn) IC 芯片的設(shè)計(jì) 一些知名的電子 CAD 廠商 如 Mentor Cadence 等 的 EAD 工具都是全線產(chǎn)品 即它們的產(chǎn)品支持從系統(tǒng)級(jí)設(shè)計(jì)開(kāi)始直到各種物理實(shí)現(xiàn) 級(jí)上的全線自頂向下的設(shè)計(jì) 系統(tǒng)設(shè)計(jì)包括系統(tǒng)方案框圖的設(shè)計(jì)和分析 系統(tǒng)級(jí)驗(yàn) 證和測(cè)試以及綜合 優(yōu)化等高層次的內(nèi)容 1 2 Zeni 軟件說(shuō)明 熊貓EDA系統(tǒng) 九天系列工具 Zeni 不僅是華大電子的標(biāo)志性產(chǎn)品 同時(shí)也是 中國(guó)EDA產(chǎn)業(yè)的驕傲 華大電子從事EDA產(chǎn)品的研究開(kāi)發(fā)已經(jīng)有15年的歷史 在這 些年中 我們和國(guó)內(nèi)外用戶一起 不斷對(duì)該產(chǎn)品進(jìn)行改進(jìn)以適應(yīng)最新IC設(shè)計(jì)的需求 新一代的九天EDA系列工具 面向全定制模擬集成電路和數(shù)?；旌想娐吩O(shè)計(jì) 覆蓋了從原理圖輸入 電路模擬 交互式自動(dòng)布局布線 版圖編輯 版圖驗(yàn)證 寄 生參數(shù)提取和返標(biāo) 信號(hào)完整性分析等IC設(shè)計(jì)全流程 將前后端各工具的數(shù)據(jù)置于 一個(gè)統(tǒng)一的設(shè)計(jì)管理平臺(tái)中 為用戶提供一個(gè)集成化的設(shè)計(jì)環(huán)境 九天系列工具兼 容業(yè)界標(biāo)準(zhǔn)數(shù)據(jù)格式 部分產(chǎn)品如版圖編輯版圖驗(yàn)證 寄生參數(shù)提取等工具優(yōu)于國(guó) 際同類產(chǎn)品 深受國(guó)內(nèi)外IC設(shè)計(jì)工程師的喜愛(ài) 本設(shè)計(jì)是用九天 EDA 工具 Zeni 軟件完成的 九天 EDA 工具為全定制電路設(shè)計(jì)提 供完整解決方案 它集成了原理圖編輯器 ZeniSE 版圖編輯器 ZeniPDT 版 圖驗(yàn)證工具 ZeniVERI ZeniHVERI 寄生參數(shù)提取工具 ZeniPE 信號(hào)完整性分析 工具 ZeniSI 并將前后端各工具的數(shù)據(jù)置于統(tǒng)一的設(shè)計(jì)管理器之中 為用戶提供一 個(gè)集成化的設(shè)計(jì)環(huán)境 九天 EDA 工具不僅支持 EDIF 文件的導(dǎo)入 還提供了從 CDL 網(wǎng) 表到原理圖數(shù)據(jù)的自動(dòng)生成工具 Schematic Generation SGE 它創(chuàng)建了功能強(qiáng) 大的模擬仿真環(huán)境 為電路模擬前的數(shù)據(jù)準(zhǔn)備 以及模擬后的數(shù)據(jù)分析 結(jié)果返標(biāo) 提供完整服務(wù) 還提供了從原理圖到版圖的自動(dòng)生成工具 Netlist to Layout N2L 實(shí)現(xiàn)了從原理圖網(wǎng)表到版圖的映射 Zeni 軟件設(shè)計(jì)流程如圖 1 1 所示 圖 1 1 Zeni 軟件設(shè)計(jì)流程 1 3 集成電路設(shè)計(jì)流程 從圖 1 2 可以看到 超大規(guī)模集成電路 VLSI 的設(shè)計(jì)包括四個(gè)主要的設(shè)計(jì) 包括 邏輯設(shè)計(jì) 電路設(shè)計(jì) 版圖設(shè)計(jì)和工藝設(shè)計(jì) 工藝模擬 器件模擬 各子系統(tǒng)采 用并行設(shè)計(jì)來(lái)實(shí)現(xiàn) VLSI系統(tǒng)性能指標(biāo) 功能塊 子系統(tǒng)劃 分 總體結(jié)構(gòu)設(shè)計(jì) 各級(jí)設(shè)計(jì) 至少含模 擬及驗(yàn)證 兩部分統(tǒng) 一數(shù)據(jù)庫(kù) 邏輯設(shè)計(jì) 電路設(shè)計(jì) 版圖設(shè)計(jì) 器件模擬 工藝模擬 人機(jī)交互式 自動(dòng)布局布線綜合 驗(yàn)證 VLSI版圖 制備 圖 1 2 VLSI 的設(shè)計(jì)流程 圖 1 3 是一個(gè) VLSI 的 Top Down 方式的設(shè)計(jì)流程 包括行為設(shè)計(jì) 結(jié)構(gòu)設(shè)計(jì) 邏輯設(shè)計(jì) 電路設(shè)計(jì) 版圖設(shè)計(jì) 行為級(jí)描述 結(jié)構(gòu)級(jí)設(shè)計(jì) 邏輯級(jí)設(shè)計(jì) 電路級(jí)設(shè)計(jì) 版圖級(jí)設(shè)計(jì)后仿真 統(tǒng) 一 數(shù) 據(jù) 庫(kù) 高層綜合 邏輯綜合 物理綜合 圖 1 2 VLSI 的 Top Down 設(shè)計(jì)流程 按照設(shè)計(jì)流程 通常將系統(tǒng)和功能的設(shè)計(jì)及結(jié)構(gòu)和電路的設(shè)計(jì)稱為前端設(shè)計(jì) 版圖設(shè)計(jì)稱為后端設(shè)計(jì) 本設(shè)計(jì)主要是電路設(shè)計(jì)和版圖設(shè)計(jì) 電路設(shè)計(jì)是采用自頂向下的方式 先對(duì)整 個(gè)電路進(jìn)行總體結(jié)構(gòu)設(shè)計(jì) 再分別對(duì)每個(gè)單元模塊進(jìn)行電路設(shè)計(jì)以及功能驗(yàn)證 版 圖設(shè)計(jì)是采用自底向上的方式 先是對(duì)每個(gè)單元模塊進(jìn)行版圖設(shè)計(jì) 然后再綜合成 總的版圖設(shè)計(jì) 最后進(jìn)行設(shè)計(jì)規(guī)則檢查 DRC 和電學(xué)規(guī)則檢查 LVS 2 電路設(shè)計(jì) 2 1 SPICE 仿真說(shuō)明 電路系統(tǒng)的設(shè)計(jì)人員有時(shí)需要對(duì)系統(tǒng)中的部分電路作電壓與電流關(guān)系的詳細(xì)分 析 此時(shí)需要做晶體管級(jí)仿真 電路級(jí) 這種仿真算法中所使用的電路模型都是 最基本的元件和單管 仿真時(shí)按時(shí)間關(guān)系對(duì)每一個(gè)節(jié)點(diǎn)的 I V 關(guān)系進(jìn)行計(jì)算 這種 仿真方法在所有仿真手段中是最精確的 但也是最耗費(fèi)時(shí)間的 SPICE Simulation program with integrated circuit emphasis 是最為普 遍的電路級(jí)模擬程序 各軟件廠家提供提供了 Vspice Hspice Pspice 等不同版本 spice 軟件 其仿真核心大同小異 都是采用了由美國(guó)加州 Berkeley 大學(xué)開(kāi)發(fā)的 spice 模擬算法 SPICE 可對(duì)電路進(jìn)行非線性直流分析 非線性瞬態(tài)分析和線性交流分析 被分 析的電路中的元件可包括電阻 電容 電感 互感 獨(dú)立電壓源 獨(dú)立電流源 各 種線性受控源 傳輸線以及有源半導(dǎo)體器件 SPICE 內(nèi)建半導(dǎo)體器件模型 用戶只 需選定模型級(jí)別并給出合適的參數(shù) 采用 SPICE 進(jìn)行電路設(shè)計(jì)的基本流程如圖 2 1 所示 設(shè)計(jì)指標(biāo)要求 確定電路初始方案 確定電路元件參數(shù) 編寫電路描述文件 SPICE電路仿真 輸出結(jié)果繪圖 修改電路結(jié)構(gòu) 修改元件參數(shù) 性能滿足要求 最終電路設(shè)計(jì)方案 Y N 圖 2 1 采用 spice 進(jìn)行電路設(shè)計(jì)的基本流程 設(shè)計(jì)從給定的技術(shù)指標(biāo)出發(fā) 首先根據(jù)掌握的系統(tǒng)和電路知識(shí) 確定電路的初 始方案 確定電路元件參數(shù) 然后生成 SPICE 電路描述和分析指令文件 2 2 總體方案及功能描述 2 2 1 總體方案 電路設(shè)計(jì)采用自頂向下的設(shè)計(jì)方式 即先做電路總體設(shè)計(jì) 然后再對(duì)每個(gè)單元 模塊進(jìn)行設(shè)計(jì) 電路的總體設(shè)計(jì)思路如圖 2 2 所示 輸入信號(hào) 控制電路 時(shí)鐘電路 輸入信 號(hào)鎖存 輸入信 號(hào)傳輸 置0電路 輸出信 號(hào)鎖存 輸出信 號(hào)傳輸 輸入信號(hào) Date 時(shí)鐘信號(hào) Clk 輸出信號(hào)Q 圖 2 2 電路的總體設(shè)計(jì)思路 D 觸發(fā)器的原理總圖如下圖 2 3 所示 圖 2 3 D 觸發(fā)器的原理總圖 Date 為數(shù)據(jù)信號(hào)輸入端 Clk 為時(shí)鐘信號(hào)輸入端 Clb 為該 D 觸發(fā)器的置 0 端 Q QB 為輸出端 當(dāng) Clb 為低電平時(shí) Q 端輸出為 0 只有當(dāng) Clb 為高電平時(shí) 觸 發(fā)器才能接收輸入信號(hào) 通過(guò) Clk 時(shí)鐘信號(hào)控制觸發(fā)器的觸發(fā)時(shí)刻 同時(shí)控制整個(gè) 電路中各傳輸門的開(kāi)通與關(guān)閉 進(jìn)而控制信號(hào)的輸送與鎖存 該電路設(shè)計(jì)可以對(duì)輸 入端信號(hào)進(jìn)行鎖存 也可以對(duì)輸出端信號(hào)進(jìn)行鎖存 該觸發(fā)器的觸發(fā)方式為上升沿 觸發(fā) 2 2 2 功能描述 觸發(fā)器是一種時(shí)鐘控制的記憶器件 觸發(fā)器具有一個(gè)控制輸入訊號(hào) Clk Clk 訊號(hào)使觸發(fā)器只在特定時(shí)刻才按輸入訊號(hào)改變輸出狀態(tài) 若觸發(fā)器只在時(shí)鐘 CLK 由 L 到 H H 到 L 的轉(zhuǎn)換時(shí)刻才接收輸入 則稱這種觸發(fā)器是上升沿 下降沿 觸 發(fā)的 觸發(fā)器可用來(lái)儲(chǔ)存一位的數(shù)據(jù) 通過(guò)將若干個(gè)觸發(fā)器連接在一起可儲(chǔ)存多位元 的數(shù)據(jù) 它們可用來(lái)表示時(shí)序器的狀態(tài) 計(jì)數(shù)器的值 電腦記憶體中的 ASCII 碼或 其他資料 D 觸發(fā)器是最常用的觸發(fā)器之一 對(duì)于上升沿觸發(fā) D 觸發(fā)器來(lái)說(shuō) 其輸出 Q 只 在 Clk 由 L 到 H 的轉(zhuǎn)換時(shí)刻才會(huì)跟隨輸入 D 的狀態(tài)而變化 其他時(shí)候 Q 則維持不 變 圖 2 4 為 D 觸發(fā)器的符號(hào)圖 圖 2 5 顯示了上升沿觸發(fā) D 觸發(fā)器的時(shí)序圖 圖 2 4 D 觸發(fā)器的符號(hào)圖 圖 2 5 上升沿 D 觸發(fā)器的時(shí)序圖 2 3 單元模塊電路設(shè)計(jì)及仿真 2 3 1 反相器電路設(shè)計(jì) 反相器由一個(gè) PMOS 和一個(gè) NMOS 組成 PMOS 和 NMOS 的襯底是分開(kāi)的 NMOS 的 襯底接最低電位 地 PMOS 的襯底接最高電位 vdd NMOS 的源極接地 漏極 接高電位 PMOS 的源極接 vdd 漏極接低電位 輸入信號(hào) A 對(duì)兩管來(lái)說(shuō) 都加在 g 和 s 之間 但是由于 NMOS 的 s 接地 PMOS 的 s 接 vdd 所以 A 對(duì)兩管來(lái)說(shuō)參考電位 是不同的 下面給出了反相器的原理圖 仿真參數(shù)設(shè)置 spice 標(biāo)準(zhǔn)網(wǎng)表以及反相 器的仿真結(jié)果 1 反相器電路原理圖 圖 2 6 反相器原理圖 2 反相器仿真參數(shù)設(shè)置 圖 2 7 反相器仿真參數(shù)設(shè)置 3 反相器 spice 標(biāo)準(zhǔn)網(wǎng)表 仿真時(shí)的 spice 網(wǎng)表輸出如下圖 2 8 所示 圖 2 8 反相器的 spice 網(wǎng)表 4 反相器的仿真結(jié)果 反相器仿真結(jié)果如下 2 9 所示 圖 2 9 反相器仿真結(jié)果 上圖中的 a 為輸入信號(hào) y 為輸出信號(hào) 輸入與輸出剛好相反 因此 成功地 實(shí)現(xiàn)了反相器的功能 2 3 2 與非門電路設(shè)計(jì) 二輸入與非門由兩個(gè) PMOS 管并聯(lián)與兩個(gè)串聯(lián)的 NMOS 管相連構(gòu)成 電路圖見(jiàn)圖 2 10 對(duì)于與非門 當(dāng) A B 為低電平時(shí) M2 M1 導(dǎo)通 M3 M4 截止 形成從 vdd 到 輸出端 Y 的通路 阻斷了 Y 到地的通路 這時(shí)相當(dāng)于一個(gè)有限的 PMOS 管導(dǎo)通電阻 稱為上拉電阻 和一個(gè)無(wú)窮的 NMOS 管的截止電阻 盡管有一個(gè) NMOS 管電阻仍是 無(wú)窮大 的串聯(lián)分壓電路 輸出為高電平 vdd 如果輸入端 A 和 B 均為高電平 使得兩個(gè) NMOS 管均導(dǎo)通 兩個(gè) PMOS 管均截止 形成了從 Y 到地的通路 阻斷了 Y 到電源的通路 呈現(xiàn)一個(gè)有限的 NMOS 導(dǎo)通電阻 稱為下拉電阻 和無(wú)窮大的 PMOS 管截止電阻的分壓結(jié)果 輸出為低電平 下面給出了與非門的原理圖 仿真參數(shù)設(shè) 置 spice 標(biāo)準(zhǔn)網(wǎng)表以及與非門的仿真結(jié)果 1 與非門電路原理圖 圖 2 10 與非門電路原理圖 2 與非門仿真參數(shù)設(shè)置 圖 2 11 與非門仿真參數(shù)設(shè)置 3 與非門 spice 標(biāo)準(zhǔn)網(wǎng)表 圖 2 12 與非門 spice 標(biāo)準(zhǔn)網(wǎng)表 4 與非門的仿真結(jié)果 圖 2 13 與非門的仿真結(jié)果 上圖為二輸入與非門的仿真結(jié)果圖 由圖可知 該與非門的設(shè)計(jì)基本實(shí)現(xiàn)了與 非門的功能 其中有些許失真是由于各種延遲所造成 2 3 3 傳輸門電路設(shè)計(jì) 與普通的 MOS 電路的應(yīng)用有所不同的是 在 MOS 傳輸門中 器件的源端和漏端 位置隨傳輸?shù)氖歉唠娖交蚴堑碗娖蕉l(fā)生變化 并因此導(dǎo)致 VGS的參考點(diǎn) 源極位置 相應(yīng)變化 判斷源極和漏極位置的基本原則是電流的流向 對(duì) NMOS 管 電流從漏極 流向源極 對(duì) PMOS 管 電流從源極流向漏極 為防止發(fā)生 PN 結(jié)的正偏置 NMOS 的 P 型襯底接地 PMOS 的 N 型襯底接 vdd 在圖 2 14 中的 CMOS 傳輸門采用了 P 管和 N 管對(duì) 控制信號(hào) Clkb 和 Clk 分別控 制 P 管和 N 管 使兩管同時(shí)關(guān)斷和開(kāi)通 由于 PMOS 管對(duì)輸入信號(hào) S 高電平的傳輸性 能好 而 NMOS 管對(duì)輸入信號(hào) S 低電平的傳輸性能好 從而使信號(hào) S 可以獲得全副度 的傳送而沒(méi)有電平損失 下面給出了傳輸門的原理圖 仿真參數(shù)設(shè)置 spice 標(biāo)準(zhǔn) 網(wǎng)表以及傳輸門的仿真結(jié)果 1 傳輸門電路原理圖 圖 2 14 傳輸門電路原理圖 2 傳輸門的仿真參數(shù)設(shè)置 圖 2 15 傳輸門的仿真參數(shù)設(shè)置 3 傳輸門 spice 標(biāo)準(zhǔn)網(wǎng)表 圖 2 16 傳輸門 spice 標(biāo)準(zhǔn)網(wǎng)表 4 傳輸門的仿真結(jié)果 圖 2 17 傳輸門的仿真結(jié)果 上圖為傳輸門的仿真結(jié)果 結(jié)果顯示當(dāng) Clkb 為低電平 Clk 為高電平時(shí) 信號(hào) 能夠通過(guò)傳輸門進(jìn)行傳輸 3 版圖設(shè)計(jì) 集成電路版圖設(shè)計(jì) Layout 其實(shí)際為電路物理實(shí)現(xiàn)的設(shè)計(jì) 又稱為物理設(shè)計(jì) 版圖設(shè)計(jì)的任務(wù)是將電路的邏輯描述形式轉(zhuǎn)化為版圖描述形式 將這種版圖描述用 于圖形發(fā)生器即可產(chǎn)生生產(chǎn)芯片所需的掩膜 Mask 板 并通過(guò) Mask 光刻實(shí)現(xiàn)版圖 到集成電路芯片的物理轉(zhuǎn)化 由于人工設(shè)計(jì)版圖的周期長(zhǎng) 錯(cuò)誤多 費(fèi)用大 現(xiàn)在 大多采用自動(dòng)版圖設(shè)計(jì)技術(shù) 所以物理設(shè)計(jì)也稱為自動(dòng)布圖設(shè)計(jì) 3 1 版圖設(shè)計(jì)基礎(chǔ) 自動(dòng)布圖設(shè)計(jì)采用分級(jí)處理的方式 布圖或稱邏輯劃分 將電路按功能塊進(jìn)行 逐級(jí)分級(jí) 直到便于設(shè)計(jì) 然后將劃分后的電路子塊以某種方式進(jìn)行排列 布局 最后對(duì)排成的電路子塊進(jìn)行連線 布線 這樣的過(guò)程完成后即可實(shí)現(xiàn)版圖設(shè)計(jì) 圖 3 1 是一個(gè)版圖設(shè)計(jì)的流程框圖 數(shù)據(jù)庫(kù) 邏輯劃分布局布線設(shè)計(jì)檢查 人機(jī)交互 圖 3 1 版圖設(shè)計(jì)流程框圖 3 1 1 邏輯劃分和布圖規(guī)劃 一個(gè) VLSI 芯片可能包含百萬(wàn)個(gè)以上的晶體管 由于計(jì)算機(jī)存儲(chǔ)空間和計(jì)算能力 的限制 需要將復(fù)雜電路分解 通常把整個(gè)電路劃分成若干個(gè)模塊 縮小了處理問(wèn) 題的規(guī)模 若模塊內(nèi)的器件數(shù)還是很多 就進(jìn)一步把模塊劃分成子模塊 布圖規(guī)劃是為整個(gè)芯片和每個(gè)模塊都選擇一個(gè)優(yōu)化的折中布圖方案 在邏輯劃 分以后 根據(jù)模塊包含的器件數(shù)估計(jì)其面積 在根據(jù)和其他模塊的連接關(guān)系以及上 一層模塊或芯片形狀設(shè)計(jì)其相對(duì)位置 布圖規(guī)劃在整個(gè)布圖設(shè)計(jì)中占有重要位置 由于其復(fù)雜性 通常是人機(jī)交互完成的 3 1 2 布局 布局的任務(wù)是要確定模塊在芯片上的精確位置 目的是在保證布通率的前提下 使芯片面積盡可能地小 布局是個(gè)復(fù)雜性的課題 通常可分為初始布局和改進(jìn)布局 在初始布局時(shí)用構(gòu)造方法給出一個(gè)布局問(wèn)題的初始解 然后通過(guò)迭代方法優(yōu)化布局 的結(jié)果 隨著工藝技術(shù)的發(fā)展 在布局時(shí)也考慮一些優(yōu)化芯片電性能的要求 3 1 3 布線 布線的任務(wù)是在 100 地完成模塊間互連的前提下進(jìn)一步優(yōu)化布線結(jié)果 包括提 高電性能 減少通孔數(shù)等 對(duì)于諸如門海模式的布線區(qū)域非預(yù)先設(shè)置的布圖模式 首先要?jiǎng)澐趾投x布線區(qū)域 有時(shí)還需要對(duì)布線區(qū)域安排順序 由于集成電路布圖的復(fù)雜性 布線通常分為兩步完成 總體布線和詳細(xì)布線 總體布線完成線網(wǎng)的合理分配 以確保盡可能高的布通率 它只是把線網(wǎng)分配在適 合的布線區(qū)域內(nèi) 而不關(guān)心走線的具體位置 詳細(xì)布線則最終確定連線的具體位置 布線的兩步曲可以在總體分析線網(wǎng)連接要求和布線區(qū)資源后 合理地分配線網(wǎng) 避 免局部擁擠 它不但簡(jiǎn)化了布線問(wèn)題本身 而且也提高了布線的成功率 3 2 單元模塊版圖設(shè)計(jì) 3 2 1 反相器版圖 1 新建一個(gè) Cell layout 命名為 INV 2 通過(guò) Add instance 調(diào)出 PMOS NMOS 單元版圖 3 把單元版圖放到合適的位置 用 metal1 metal2 和 poly 層按照反相器的原理 圖 將 PMOS 和 NMOS 連接好 4 用 metal2 將輸入輸出端口引出 反相器的版圖如圖 3 2 所示 圖 3 2 反相器版圖 3 2 2 與非門版圖 1 新建一個(gè) Cell layout 命名為 NAND2 2 通過(guò) Add instance 調(diào)出 PMOS NMOS 單元版圖 3 把單元版圖放到合適的位置 用 metal1 metal2 和 poly 層按照與非門的原理 圖 將 PMOS 和 NMOS 連接好 4 用 metal2 將輸入輸出端口引出 與非門的版圖如圖 3 3 所示 圖 3 3 與非門版圖 3 2 3 傳輸門版圖 1 新建一個(gè) Cell layout 命名為 PASS 2 通過(guò) Add instance 調(diào)出 PMOS NMOS 單元版圖 3 把單元版圖放到合適的位置 用 metal1 metal2 和 poly 層按照傳輸門的原理 圖 將 PMOS 和 NMOS 連接好 4 用 metal2 將輸入輸出端口引出 傳輸門的版圖如圖 3 4 所示 圖 3 4 傳輸門版圖 3 3 D 觸發(fā)器版圖設(shè)計(jì) 1 新建一個(gè) Cell layout 命名為 Dff 2 通過(guò) Add instance 分別引用 PASS INV NAND2 版圖 3 將元件放在合理的位置 用 metal1 metal2 poly 按照原理圖將各個(gè)元件連接 起來(lái) D 觸發(fā)器的總版圖如圖 3 5 所示 圖 3 5 D 觸發(fā)器總版圖 3 4 版圖驗(yàn)證 版圖驗(yàn)證的任務(wù)有設(shè)計(jì)規(guī)則檢查 DRC 及版圖與電路圖對(duì)照 LVS 3 4 1 DRC 檢查 DRC 檢查的任務(wù)是檢查發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤 由于加工過(guò)程中的一些偏差 版圖 設(shè)計(jì)需滿足工藝廠商提供的設(shè)計(jì)規(guī)則要求 以保證功能正確和一定的成品率 每一 種集成電路工藝都有一套貫穿于整個(gè)制造過(guò)程的技術(shù)參數(shù) 這些技術(shù)參數(shù)通常是由 所用的設(shè)備決定的 或者通過(guò)實(shí)驗(yàn)測(cè)量得到的 它們可能是極值 區(qū)間值或最優(yōu)值 根據(jù)這些參數(shù) 工藝廠家會(huì)制定會(huì)制訂出一套版圖設(shè)計(jì)規(guī)則 每一個(gè)版圖都應(yīng)該遵 循確定的規(guī)則進(jìn)行設(shè)計(jì) 在畫版圖的過(guò)程中要不時(shí)地進(jìn)行設(shè)計(jì)規(guī)則檢查 沒(méi)有設(shè)計(jì) 規(guī)則錯(cuò)誤的版圖是技術(shù)上能夠?qū)崿F(xiàn)芯片功能的前提 運(yùn)行 DRC 程序就按照相應(yīng)的 規(guī)則檢查文件運(yùn)行 發(fā)現(xiàn)錯(cuò)誤時(shí) 會(huì)在錯(cuò)誤的地方做出標(biāo)記 Mark 并且做出解 釋 Browse Marker 窗口如圖 3 6 3 7 所示 從圖上可知 Record 一欄為空 所以 該版圖設(shè)計(jì)無(wú)錯(cuò)誤 圖 3 6 DRC 檢查 圖 3 7 DRC 檢查 3 4 2 LVS 檢查 版圖設(shè)計(jì)不得改變電路設(shè)計(jì)內(nèi)容 如元器件參數(shù)和元器件間的連接關(guān)系 因此 要進(jìn)行版圖與電路圖的一致性檢查 LVS 程序的一個(gè)輸入文件是由電路圖產(chǎn)生的元 器件表 網(wǎng)表和端點(diǎn)列表 另一個(gè)輸入文件時(shí)從版圖提取出來(lái)的元器件表 網(wǎng)表和 端點(diǎn)列表 通過(guò) LVS 所有元器件的參數(shù) 所有網(wǎng)絡(luò)的節(jié)點(diǎn) 元件到節(jié)點(diǎn)及節(jié)點(diǎn)到 元器件的關(guān)系一一掃描并進(jìn)行比較 輸出的結(jié)果是將所有不匹配的元器件 節(jié)點(diǎn)和 端點(diǎn)都列在一個(gè)文件之中 并在電路圖和提取的版圖中顯示出來(lái) LVS 檢查的窗口 如圖 3 8 所示 圖 3 8 LVS 檢查 3 5 導(dǎo)出 GDS 文檔 如果從版圖提取出來(lái)的電路圖經(jīng)過(guò)仿真后證明功能仍然正確 并且版圖和電路 圖的對(duì)照已經(jīng)沒(méi)有任何錯(cuò)誤 那么以芯片形式體現(xiàn)的一個(gè)獨(dú)立電路的版圖設(shè)計(jì)就算 完成了 如果這樣一個(gè)獨(dú)立電路通過(guò)一個(gè)多項(xiàng)目晶圓 MPW 技術(shù)服務(wù)中心流片 就可 以將版圖數(shù)據(jù)轉(zhuǎn)換成稱為 GDS 格式的碼流數(shù)據(jù) 并將此碼流數(shù)據(jù)通過(guò)因特網(wǎng)傳送 或復(fù)制到磁帶 磁盤和光盤等媒質(zhì)上 寄送到 MPW 技術(shù)服務(wù)中心 最終完成提交版 圖數(shù)據(jù)的任務(wù) 導(dǎo)出 GDS 文件的過(guò)程如圖 3 9 與圖 3 10 所示 圖 3 9 導(dǎo)出 GDS 文件 圖 3 10 導(dǎo)出 GDS 文件 4 總結(jié)與體會(huì) 本文是基于 ZeniEDA D 觸發(fā)器的設(shè)計(jì) 主要是在 Zeni 軟件上做了 D 觸發(fā)器以 及各個(gè)功能模塊的電路設(shè)計(jì)和版圖設(shè)計(jì) 首先是 D 觸發(fā)器的總體電路設(shè)計(jì) 通過(guò)老 師的指導(dǎo)以及自己查閱資料 對(duì) D 觸發(fā)器的總體電路有了一個(gè)基本的了解 并作出 了總體方案 然后就是利用 PMOS NMOS 進(jìn)行 D 觸發(fā)器的各個(gè)單元模塊的設(shè)計(jì) 即反相器 與非門和傳輸門的設(shè)計(jì) 接下來(lái)就是版圖設(shè)計(jì) 通過(guò)調(diào)用各個(gè)單元模塊 完成反相器 與非門和傳輸門的版圖設(shè)計(jì) 然后在此基礎(chǔ)上完成 D 觸發(fā)器的總體版 圖設(shè)計(jì) 最后