LVPECL詳細(xì)講解.doc

.LVPECL詳細(xì)講解LVPECL即Low Voltage Positive Emitter-Couple Logic，也就是低壓正發(fā)射極耦合邏輯，使用3.3V或2.5V電源，LVPECL是由PECL演變而來的，PECL即 Positive Emitter-Couple Logic，也就是正發(fā)射極耦合邏輯的意思，使用5.0V電源，而PECL是由ECL演變而來的，ECL即Emitter-Couple Logic，也就是發(fā)射極耦合邏輯，ECL有兩個(gè)供電電壓VCC和VEE。當(dāng)VEE接地時(shí)，VCC接正電壓時(shí)，這時(shí)的邏輯稱為PECL；當(dāng)當(dāng)VCC接地時(shí)，VEE接負(fù)電壓時(shí)，這時(shí)的邏輯成為NECL，VEE一般接-5.2V電源；一般狹義的ECL就是指NECL。 ECL分類：ECL/PECL/LVPECL邏輯的優(yōu)點(diǎn)：1. 輸出阻抗低(68ohm)，輸出阻抗高(可以看作無窮大)，所以驅(qū)動(dòng)能力特別強(qiáng)，它可以驅(qū)動(dòng)50130ohm特征阻抗的傳輸線而交流特性并沒有明顯的改變。由于驅(qū)動(dòng)能力強(qiáng)，所以支持更遠(yuǎn)距離的傳輸，所以背板走線或長(zhǎng)線纜傳輸基本上都使用ECL邏輯。2. ECL器件對(duì)電壓和溫度的變化不如TTL和CMOS器件敏感，ECL時(shí)鐘驅(qū)動(dòng)器產(chǎn)生的各路時(shí)鐘的并發(fā)性更好，skew更小。3. 相對(duì)于同為差分信號(hào)的LVDS，ECL支持的速率更高，受工藝的限制，LVDS的邏輯很少有高于1.5GHz的應(yīng)用，而ECL可以應(yīng)用高于10GHz的場(chǎng)合，可以說，高于5GHz的場(chǎng)合，基本上是ECL和CML的天下。在所有的數(shù)字電路中，ECL的工作速度最高，其延時(shí)小于1ns，在中小規(guī)模集成電路，高速，超高速數(shù)字系統(tǒng)和設(shè)備中應(yīng)用。4. 對(duì)傳輸線阻抗的適應(yīng)范圍更寬。LVDS屬于電流型驅(qū)動(dòng)，其終端的100ohm匹配電阻兼有產(chǎn)生電壓的功能。因此，為了不改變信號(hào)的擺幅，終端電阻的阻值必須取100ohm，為了保證較好的信號(hào)完整性，LVDS的傳輸線阻抗也必須精確控制在50ohm，否則容易產(chǎn)生反射等SI問題。 ECL/PECL/LVPECL邏輯的缺點(diǎn)：跟它的優(yōu)點(diǎn)一樣，ECL的缺點(diǎn)也很明顯，那就是功耗大，噪聲容限小，抗干擾能力弱。ECL電路的邏輯擺幅只有0.8V，直流噪聲容限只有200mV。可以說，ECL的高速性能是用高功耗、低噪聲容限為代價(jià)換來的。PECL的標(biāo)準(zhǔn)輸出負(fù)載是50ohm至VCC-2V的電平上，在這種負(fù)載條件下，OUT+與OUT-的靜態(tài)電平典型值為VCC-1.3V，OUT+與OUT-的輸出電流為14mA。 PECL的輸出電路結(jié)構(gòu)：PECL的輸入是一個(gè)具有高輸入阻抗的差分對(duì)，該差分對(duì)的共模電壓需要偏置到VCC-1.3V，這樣允許的輸入信號(hào)電平動(dòng)態(tài)最大。有的芯片在內(nèi)部已經(jīng)集成了偏置電路，使