10783-數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用技術(shù).doc

廣西高等教育自學(xué)考試大綱課程名稱：數(shù)字系統(tǒng)設(shè)計及PLD應(yīng)用技術(shù) 課程代碼：10783 實踐環(huán)節(jié)：10784.課程性質(zhì)與設(shè)置目的和要求一、 課程性質(zhì)、地位和任務(wù)數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用技術(shù)是高等教育自學(xué)考試電子信息工程專業(yè)（獨立本科段）考試計劃中的一門重要專業(yè)課。隨著電子信息技術(shù)的迅猛發(fā)展，現(xiàn)代電子產(chǎn)品的設(shè)計技術(shù)發(fā)生了革命的變化，國外已廣泛采用了電子設(shè)計自動化（EDA）技術(shù)。利用EDA技術(shù)，電子系統(tǒng)工程師可快速方便地實現(xiàn)數(shù)字系統(tǒng)的集成。為了適應(yīng)電子信息技術(shù)發(fā)展的潮流和國際競爭對人材的需要，在本科生中進(jìn)行EDA技術(shù)的教學(xué)已成為當(dāng)務(wù)之急。本課程的任務(wù)是：通過課堂教學(xué)和學(xué)生實際課程設(shè)計實驗的鍛煉，使學(xué)生掌握數(shù)字系統(tǒng)與PLD應(yīng)用相關(guān)的基本知識，掌握現(xiàn)代數(shù)字系統(tǒng)的設(shè)計思想和方法，并具有動手設(shè)計簡單電子系統(tǒng)的能力。讓學(xué)生使用EDA技術(shù)，完成數(shù)字電路及系統(tǒng)的自動化設(shè)計。通過本課程的學(xué)習(xí)，要求學(xué)生能夠掌握EDA工具軟件的使用方法和硬件描述語言（Verilog HDL）的編程方法。掌握EDA工具軟件的編輯、編譯、綜合、仿真、編程下載和硬件驗證等基本操作，掌握硬件描述語言的語法規(guī)則和描述方式，能用硬件描述語言完成數(shù)字電路常用組合邏輯和時序邏輯道路的設(shè)計，并初步具有數(shù)字系統(tǒng)的設(shè)計能力。 二、本課程的基本要求1熟悉EDA設(shè)計流程。2熟悉EDA工具軟件的使用方法，掌握EDA技術(shù)的原理圖輸入設(shè)計法，掌握用原理圖輸入法實現(xiàn)多層次系統(tǒng)電路的設(shè)計。3熟悉Verilog HDL設(shè)計模塊的基本結(jié)構(gòu)，熟悉Verilog HDL的語言規(guī)則，熟悉用Verilog HDL實現(xiàn)各種類型數(shù)字電路及系統(tǒng)設(shè)計的方法。4了解可編程邏輯器件的分類、結(jié)構(gòu)及特性，了解可編程邏輯器件的編程方法。5熟悉EDA技術(shù)的應(yīng)用，掌握數(shù)字電路常用組合邏輯和時序邏輯道路的設(shè)計，并初步具有數(shù)字系統(tǒng)的設(shè)計能力。通過本課程的學(xué)習(xí)，目的是使學(xué)生從功能電路設(shè)計轉(zhuǎn)向系統(tǒng)設(shè)計，由傳統(tǒng)的通用集成電路的應(yīng)用轉(zhuǎn)向可編程邏輯器件的應(yīng)用，從硬件設(shè)計轉(zhuǎn)向硬件軟件高度滲透的設(shè)計，從而拓寬數(shù)字技術(shù)知識面和設(shè)計能力。課程的基本要求是掌握數(shù)字設(shè)計的基本方法，算法的設(shè)計方法， VHDL語言的基本概念、語法特征和應(yīng)用，以及PLD的原理、組成及應(yīng)用。三、本課程與相關(guān)課程的聯(lián)系本課程的先修課程為電路分析基礎(chǔ)、C語言程序設(shè)計、數(shù)字邏輯電路等信息與通信類專業(yè)基礎(chǔ)課。.課程內(nèi)容與考核目標(biāo)試卷中對不同能力層次的試題比例大致是：“識記”為10%、“理解”為30%、“應(yīng)用” 為60%。第一章 EDA技術(shù)概述一、課程內(nèi)容1 、EDA技術(shù)及其發(fā)展 2 、Top-down設(shè)計3 、數(shù)字設(shè)計的流程 4 、常用的EDA軟件工具 5、 EDA技術(shù)的發(fā)展趨勢二、學(xué)習(xí)目的與要求 本章介紹的是EDA技術(shù)的發(fā)展，要求掌握數(shù)字設(shè)計的流程及常用EDA軟件工具。三、考核知識點與考核要求1 、EDA技術(shù)及其發(fā)展，要求達(dá)到“識記”層次。2 、Top-down設(shè)計，要求達(dá)到“識記”層次。3 、數(shù)字設(shè)計的流程，要求達(dá)到“理解”層次。4 、常用的EDA軟件工具，要求達(dá)到“識記”層次。5、 EDA技術(shù)的發(fā)展趨勢，要求達(dá)到“識記”層次。 第二章 FPGA/CPLD器件 一、課程內(nèi)容1、 PLD器件概述2、 PLD的基本原理與結(jié)構(gòu)3、 CPLD的原理與結(jié)構(gòu)4、 FPGA/CPLD的編程與配置5、 FPGA/CPLD器件概述6、 FPGA/CPLD的發(fā)展趨勢 二、學(xué)習(xí)目的與要求 本章介紹的是PLD器件的概述，要求掌握PLD的原理與結(jié)構(gòu)。三、考核知識點與考核要求1、 PLD器件概述，要求達(dá)到“識記”層次。2、 PLD的基本原理與結(jié)構(gòu)，要求達(dá)到“識記”層次。3、 低密度PLD的原理與結(jié)構(gòu)，要求達(dá)到“識記”層次。4、 CPLD的原理與結(jié)構(gòu)，要求達(dá)到“理解”層次。5、 FPGA的原理與結(jié)構(gòu)，要求達(dá)到“識記”層次。6、 FPGA/CPLD的編程元件，要求達(dá)到“識記”層次。7、 邊界掃描測試技術(shù)，要求達(dá)到“識記”層次。8、 FPGA/CPLD的編程與配置，要求達(dá)到“識記”層次。9、 FPGA/CPLD器件概述，要求達(dá)到“識記”層次。10、 FPGA/CPLD的發(fā)展趨勢 ，要求達(dá)到“識記”層次。 第三章 Quartus II集成開發(fā)工具 一、課程內(nèi)容1 、基于Quartus II進(jìn)行EDA設(shè)計開發(fā)的流程 2、Quartus II原理圖設(shè)計3、Quartus II的時序分析 4、編譯和仿真5、計數(shù)器74161設(shè)計舉例 二、學(xué)習(xí)目的與要求基于Quartus II進(jìn)行EDA設(shè)計開發(fā)的流程 以及Quartus II原理圖設(shè)計、時序分析、 編譯和仿真等，計數(shù)器74161設(shè)計舉例 。三、考核知識點與考核要求1、基于Quartus II進(jìn)行EDA設(shè)計開發(fā)的流程，要求達(dá)到“理解”層次。2、Quartus II原理圖設(shè)計方法，要求達(dá)到“應(yīng)用”層次。3、基于Quartus II，用74283（4位二進(jìn)制全加器）設(shè)計實現(xiàn)一個8位全加器，并進(jìn)行綜合和仿真，查看綜合結(jié)果和仿真結(jié)果，要求達(dá)到“應(yīng)用”層次。4、Quartus II的優(yōu)化設(shè)置方法，要求達(dá)到“識記”層次。5、Quartus II的時序分析 ，要求達(dá)到“識記”層次。6、基于宏功能模塊的設(shè)計，要求達(dá)到“識記”層次。7、鎖相環(huán)模塊，要求達(dá)到“識記”層次。第四章 Verilog設(shè)計初步一、課程內(nèi)容1、 Verilog簡介2、 Verilog模塊的結(jié)構(gòu)3、 Verilog基本組合電路設(shè)計4、 Verilog基本時序電路設(shè)計 二、學(xué)習(xí)目的與要求通過本章學(xué)習(xí)，正確掌握Verilog語言的基本概念、語法特征，要求應(yīng)用Verilog語言來描述各種實際的電路。要求掌握基于Verilog語言的組合邏輯電路設(shè)計和時序邏輯電路設(shè)計。三、考核知識點與考核要求1、Verilog語言的特點，要求達(dá)到“識記”層次。2、Verilog模塊的結(jié)構(gòu)，要求達(dá)到“理解”層次。3、Verilog基本組合電路設(shè)計方法，要求達(dá)到“應(yīng)用”層次。 例：三人表決電路的Verilog描述4、Verilog基本時序電路設(shè)計方法，要求達(dá)到“應(yīng)用”層次。第五章 Verilog語法與要素 一、課程內(nèi)容1、 Verilog語言要素2、 常量3、 數(shù)據(jù)類型4、 參數(shù)5、 向量6、 運算符二、學(xué)習(xí)目的與要求本章介紹的是Verilog語法與要素，要求掌握Verilog語言里的常量、數(shù)據(jù)類型等各種參數(shù)。三、考核知識點與考核要求1、 Verilog語言要素，要求達(dá)到“識記”層次。2、 常量，要求達(dá)到“理解”層次。3、 數(shù)據(jù)類型，要求達(dá)到“識記”層次。4、 參數(shù)，要求達(dá)到“識記”層次。5、 向量，要求達(dá)到“識記”層次。6、 運算符，要求達(dá)到“理解”層次。第六章 Verilog行為語句 一、課程內(nèi)容1、 過程語句2、塊語句3、賦值語句4、條件語句5、循環(huán)語句6、編譯指示語句7、任務(wù)與函數(shù) 8、順序執(zhí)行與并發(fā)執(zhí)行二、學(xué)習(xí)目的與要求本章介紹的是Verilog行為 ，要求掌握Verilog語言里的各種不同語句的用法。三、考核知識點與考核要求1、過程語句（initial、always），其中initial要求達(dá)到“識記”層次。always要求達(dá)到“理解”層次。2、塊語句（begin-end、fork-join），其中begin-end要求達(dá)到“理解”層次。fork-join要求達(dá)到“識記”層次。3、賦值語句（assign、=、=），要求達(dá)到“理解”層次。4、條件語句（if-else、case、casez、casex），要求達(dá)到“理解”層次。5、循環(huán)語句（for、forever、repeat、while），要求達(dá)到“理解”層次。6、編譯指示語句（define、include、ifdef、else、endif），要求達(dá)到“識記”層次。7、任務(wù)（task）與 函數(shù)（function），要求達(dá)到“識記”層次。8、順序執(zhí)行與并發(fā)執(zhí)行，其中并發(fā)執(zhí)行l(wèi)要求達(dá)到“識記”層次。順序執(zhí)行要求達(dá)到“理解”層次。9、順序執(zhí)行的例子，要求達(dá)到“應(yīng)用”層次。第七章 Verilog設(shè)計的層次與風(fēng)格 一、課程內(nèi)容1、結(jié)構(gòu)（Structural）描述2、行為（Behavioural）描述3、基本組合電路設(shè)計4、基本時序電路設(shè)計二、學(xué)習(xí)目的與要求通過本章學(xué)習(xí)，要求掌握Verilog語言設(shè)計幾種常用的描述方法，并能夠編寫基本組合邏輯電路的設(shè)計程序和時序邏輯電路的設(shè)計程序。三、考核知識點與考核要求1、Verilog設(shè)計的層次，要求達(dá)到“識記”層次。2、結(jié)構(gòu)（Structural）描述，要求達(dá)到“識記”層次。 3、行為描述的特點，要求達(dá)到“識記”層次。 4、門元件的調(diào)用，要求達(dá)到“理解”層次。5、行為描述的應(yīng)用，要求達(dá)到“應(yīng)用”層次。 例：行為描述的1位全加器6、數(shù)據(jù)流描述特點，要求達(dá)到“識記”層次。 例：數(shù)據(jù)流描述的1位全加器，要求達(dá)到“應(yīng)用”層次。第八章 Verilog設(shè)計進(jìn)階 一、課程內(nèi)容1、 加法器設(shè)計2、乘法器3、數(shù)字跑表 4、實用多功能數(shù)字鐘 二、學(xué)習(xí)目的與要求通過本章學(xué)習(xí)，要求能夠利用Verilog語言設(shè)計幾種常用的數(shù)字系統(tǒng)，為今后的系統(tǒng)設(shè)計打下一個良好的基礎(chǔ)。三、考核知識點與考核要求1、加法器設(shè)計，要求達(dá)到“應(yīng)用”層次。2、乘法器，要求達(dá)到“理解”層次。3、數(shù)字跑表，要求達(dá)到“應(yīng)用”層次。4、 設(shè)計一個可預(yù)置的16進(jìn)制計數(shù)器，要求達(dá)到“應(yīng)用”層次。5、實用多功能數(shù)字鐘，要求達(dá)到“應(yīng)用”層次。實踐環(huán)節(jié)一、 類型課程實驗二、考核目的與要求 通過上機(jī)及使用EDA實驗開發(fā)系統(tǒng)，加深對課程內(nèi)容的理解，增加感性認(rèn)識，提高Verilog HDL軟件設(shè)計、編寫及程序調(diào)試能力。 要求所編的程序能正確運行，并提交實驗報告。實驗報告的基本要求為： 1、需求分析：陳述程序設(shè)計的任務(wù)，強(qiáng)調(diào)實驗要做什么，明確規(guī)定： （1）輸入的形式； （2）輸出的形式； （3）程序所能達(dá)到的功能； （4）測試：包括正確的輸入和仿真輸出結(jié)果以及實驗系統(tǒng)的輸出結(jié)果。 2、概要設(shè)計：說明所用到的開發(fā)工具、實驗的系統(tǒng)、層次設(shè)計關(guān)系。 3、詳細(xì)設(shè)計：提交帶注釋的VHDL語言程序或以原理圖輸入電路圖。4、調(diào)試分析：（1）調(diào)試過程中所遇到的問題及解決方法； （2）經(jīng)驗與體會； （3）程序所能達(dá)到的功能； （4）測試結(jié)果：答應(yīng)設(shè)計輸入所實現(xiàn)的結(jié)果。三、實驗大綱實驗總時數(shù)為16學(xué)時。數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用技術(shù)課程實驗實驗一 Quartus II工具軟件的使用方法內(nèi)容：1、Quartus II輸入設(shè)計法的編輯、編譯、仿真和編程下載的操作過程。 2、EDA試驗儀的使用方法。實驗二 原理圖設(shè)計實驗內(nèi)容：1、用原理圖輸入法設(shè)計設(shè)計一位全加器電路，并完成相應(yīng)的編輯、編譯、仿真和編程下載的操作。 2、用設(shè)計好的一位全加器電路，設(shè)計4位加法器電路，掌握用原理圖輸入法實現(xiàn)數(shù)字系統(tǒng)的層次化設(shè)計。實驗三 Verilog HDL編程實驗（1）內(nèi)容：1、用Verilog HDL設(shè)計編碼器（CT74138）和優(yōu)先編碼器電路。2、完成編碼器設(shè)計的編輯、編譯、仿真和編程下載的操作。實驗四 Verilog HDL編程實驗（2）1、 用Verilog HDL設(shè)計計數(shù)器（CT74161和CT74160）電路。2、 完成計數(shù)器設(shè)計的編輯、編譯、仿真和編程下載的操作。實驗五 Verilog HDL編程實驗（3）1、 用Verilog HDL設(shè)計分頻器電路。2、 完成分頻器設(shè)計的編輯、編譯、仿真和編程下載的操作。實驗六 系統(tǒng)實驗（1）內(nèi)容：1、完成計時器系統(tǒng)電路的設(shè)計。 2、完成計時器系統(tǒng)電路的編輯、編譯、仿真和編程下載的操作。實驗七 系統(tǒng)實驗（2）內(nèi)容：1、按鍵加法減法電路的設(shè)計。2、完成按鍵計數(shù)電路的編輯、編譯、仿真和編程下載的操作。實驗八 系統(tǒng)實驗（3）內(nèi)容：1、電子日歷的設(shè)計。 2、完成電子日歷電路的編輯、編譯、仿真和編程下載的操作。.有關(guān)說明與實施要求 一、 關(guān)于課程內(nèi)容與考核目標(biāo)中相關(guān)提法的說明本課程的考核目標(biāo)共分為三個能力層次：識記、理解和應(yīng)用，他們之間是遞進(jìn)等級的關(guān)系，后者必須建立在前者基礎(chǔ)上。其具體含義為：識記：能知道有關(guān)的名詞、概念、知識的含義，并能正確認(rèn)識和表述，是最低層次的要求。理解：在識記的基礎(chǔ)上，能全面把握基本概念、基本原理、基本方法，能掌握有關(guān)概念、原理、方法的區(qū)別與聯(lián)系，是較高層次的要求。應(yīng)用：在理解的基礎(chǔ)上，能運用基本概念、基本原理、基本方法分析和解決有關(guān)的理論問題和實際問題?！皯?yīng)用”一般分為“簡單應(yīng)用”和“綜合應(yīng)用”，其中“簡單應(yīng)用”指在理解的基礎(chǔ)上能用學(xué)過的一兩個知識點分析和解決簡單的問題；“綜合應(yīng)用”指在簡單應(yīng)用的基礎(chǔ)上能用學(xué)過的多個知識點綜合分析和解決比較復(fù)雜的問題，是最高層次的要求。二 、教材 數(shù)字系統(tǒng)設(shè)計與Verilog HDL第四版，王金明主編，電子工業(yè)出版社出版，2011年版。 三、學(xué)習(xí)指導(dǎo)方法自學(xué)能力的培養(yǎng)是至關(guān)重要的，如果能掌握良好的自學(xué)方法，將起到事半功倍的效果。為了有助于自學(xué)，以便能更好的掌握這么課程，希望同學(xué)們在自學(xué)過程中注意以下幾點： 1、學(xué)生自學(xué)時，應(yīng)先仔細(xì)閱讀本大綱，明確大綱規(guī)定的課程內(nèi)容和考試目標(biāo)及所列各章中考核的知識點和考核要求，以便突出重點，有的放矢地掌握課程內(nèi)容。2、在了解考試大綱內(nèi)容的基礎(chǔ)上，根據(jù)考核知識點和考核要求，認(rèn)真閱讀教材，把握各章節(jié)的具體內(nèi)容，吃透每個知識點，對基本概念和基本原理必須深刻理解， 對基本方法牢固掌握，并融會貫通，在頭腦中形成完整的內(nèi)容體系。3、在自學(xué)各章節(jié)內(nèi)容時，能夠在理解的基礎(chǔ)上加以記憶，切勿死記硬背；同時在對一些知識內(nèi)容進(jìn)行理解把握時，聯(lián)系實際問題思考，從而達(dá)到深層次的認(rèn)識水平。4、為了提高自學(xué)效果，應(yīng)結(jié)合自學(xué)內(nèi)容，盡可能的多看一些例題和動手做一些練習(xí)。在指定教材中，每張中均提供了例題，這些例題多為實際應(yīng)用的例子，具有代表性，考生應(yīng)在自學(xué)過程中仔細(xì)閱讀，從而幫助理解概念和應(yīng)用知識；此外，在各章末均附有豐富的習(xí)題，動手做練習(xí)是達(dá)到理解、記憶、應(yīng)知應(yīng)會的好辦法。四、課程學(xué)分本課程總共五個學(xué)分，其中含實驗一學(xué)分。五、對社會助學(xué)的要求1、 熟知考試大綱對課程提出的總要求和各章的知識點。2、 掌握各知識點要求達(dá)到的能力層次，并深刻理解對各知識點的考核目標(biāo)。3、 輔導(dǎo)時， 應(yīng)以考試大綱為依據(jù)，制定的教材為基礎(chǔ)，不要隨意增刪內(nèi)容，以免與大綱脫節(jié)。4、 輔導(dǎo)時，應(yīng)對學(xué)習(xí)方法進(jìn)行指導(dǎo)。提倡“認(rèn)真閱讀教材，刻苦鉆研教材，主動爭取幫助，依靠自己學(xué)通”的方法。5、 輔導(dǎo)時， 要注意突出重點， 對學(xué)生提出的問題，不要有問即答，要積極啟發(fā)引導(dǎo)。6、 注意對應(yīng)考者能力的培養(yǎng)，特別是對自學(xué)能力的培養(yǎng)， 要引導(dǎo)學(xué)生逐步學(xué)會獨立學(xué)習(xí)，在自學(xué)過程中善于提出問題，分析問題，做出判斷， 解決問題。7、 要使學(xué)生了解試題的難易與能力層次高低兩者不完全是一回事