SOI工藝技術(shù)ppt課件

SOI器件和電路制造工藝 主要內(nèi)容 集成電路制備工藝SOI的挑戰(zhàn)與機遇SOI器件和電路制備技術(shù)幾種新型SOI電路制備技術(shù) 集成電路設(shè)計與制造的主要流程框架 制造業(yè) 芯片制造過程 AA 集成電路芯片的顯微照片 集成電路的內(nèi)部單元 俯視圖 N溝道MOS晶體管 CMOS集成電路 互補型MOS集成電路 目前應(yīng)用最為廣泛的一種集成電路 約占集成電路總數(shù)的95 以上 集成電路制造工藝 前工序后工序輔助工序 前工序 集成電路制造工序 圖形轉(zhuǎn)換 將設(shè)計在掩膜版 類似于照相底片 上的圖形轉(zhuǎn)移到半導(dǎo)體單晶片上摻雜 根據(jù)設(shè)計的需要 將各種雜質(zhì)摻雜在需要的位置上 形成晶體管 接觸等制膜 制作各種材料的薄膜 圖形轉(zhuǎn)換 光刻 接觸光刻 接近光刻 投影光刻 電子束光刻刻蝕 干法刻蝕 濕法刻蝕摻雜 離子注入退火擴散制膜 氧化 干氧氧化 濕氧氧化等CVD APCVD LPCVD PECVDPVD 蒸發(fā) 濺射 前工序 集成電路制造工序 后工序 劃片封裝測試老化篩選 輔助工序 超凈廠房技術(shù)超純水 高純氣體制備技術(shù)光刻掩膜版制備技術(shù)材料準備技術(shù) 隔離技術(shù) PN結(jié)隔離場區(qū)隔離絕緣介質(zhì)隔離溝槽隔離 LOCOS隔離工藝 溝槽隔離工藝 接觸與互連 Al是目前集成電路工藝中最常用的金屬互連材料但Al連線也存在一些比較嚴重的問題電遷移嚴重 電阻率偏高 淺結(jié)穿透等Cu連線工藝有望從根本上解決該問題IBM Motorola等已經(jīng)開發(fā)成功目前 互連線已經(jīng)占到芯片總面積的70 80 且連線的寬度越來越窄 電流密度迅速增加 SOI挑戰(zhàn)與機遇 1947年12月Schockley等三人發(fā)明晶體管 1956年獲得諾貝爾獎 晶體管和集成電路的發(fā)明拉開了人類信息時代的序幕 1958年Kilby發(fā)明第一塊集成電路 2000年獲諾貝爾物理學(xué)獎 微處理器的性能 100G10GGiga100M10MMegaKilo 19701980199020002010 導(dǎo)入期 Moore sLaw 成熟期 器件尺寸縮小帶來一系列問題 體硅CMOS電路寄生可控硅閂鎖效應(yīng)軟失效效應(yīng)器件尺寸的縮小各種多維及非線性效應(yīng) 表面能級量子化效應(yīng) 隧穿效應(yīng) 短溝道效應(yīng) 窄溝道效應(yīng) 漏感應(yīng)勢壘降低效應(yīng) 熱載流子效應(yīng) 亞閾值電導(dǎo)效應(yīng) 速度飽和效應(yīng) 速度過沖效應(yīng)嚴重影響了器件性能器件隔離區(qū)所占芯片面積相對增大寄生電容增加影響了集成度及速度的提高 克服上述效應(yīng) 采取的措施 工藝技術(shù)槽隔離技術(shù)電子束刻蝕硅化物中間禁帶柵電極降低電源電壓在體硅CMOS集成電路中 由于體效應(yīng)的作用 降低電源電壓會使結(jié)電容增加和驅(qū)動電流減小 導(dǎo)致電路速度迅速下降急需開發(fā)新型硅材料及探索新型高性能器件和電路結(jié)構(gòu) 充分發(fā)揮硅集成技術(shù)的潛力 SOI是最佳選擇之一 SOI技術(shù)的特點 SOI技術(shù) SOI Silicon On Insulator絕緣襯底上的硅 Si Si SiO2 SOI技術(shù)的特點 速度高 遷移率高 器件縱向電場小 且反型層較厚 表面散射作用降低跨導(dǎo)大寄生電容小 寄生電容主要來自隱埋二氧化硅層電容 遠小于體硅MOSFET中的電容 不隨器件按比例縮小而改變 SOI的結(jié)電容和連線電容都很小 SOI技術(shù)的特點 功耗低 靜態(tài)功耗 Ps ILVdd動態(tài)功耗 PA CfVdd2集成密度高 SOI電路采用介質(zhì)隔離 它不需要體硅CMOS電路的場氧化及井等結(jié)構(gòu) 器件最小間隔僅僅取決于光刻和刻蝕技術(shù)的限制 集成密度大幅度提高 SOI技術(shù)的特點 抗輻照特性好 SOI技術(shù)采用全介質(zhì)隔離結(jié)構(gòu) 徹底消除體硅CMOS電路的Latch up效應(yīng)具有極小的結(jié)面積具有非常好的抗軟失效 瞬時輻照和單粒子 粒子 翻轉(zhuǎn)能力 載能粒子射入體硅和SOI器件的情況 SOI技術(shù)的特點 成本低 SOI技術(shù)除原始材料比體硅材料價格高之外 其它成本均少于體硅CMOS SOI電路的制造工藝比典型體硅工藝至少少用三塊掩膜版 減少13 20 的工序使相同電路的芯片面積可降低1 8倍 浪費面積減少30 以上美國SEMATECH的研究人員預(yù)測CMOS SOI電路的性能價格比是相應(yīng)體硅電路的2 6倍 SOI技術(shù)的特點 特別適合于小尺寸器件 短溝道效應(yīng)較小不存在體硅CMOS電路的金屬穿通問題 自然形成淺結(jié)泄漏電流較小亞閾值曲線陡直 漏電相同時薄膜SOI與體硅器件的亞閾值特性 SOI技術(shù)的特點 特別適合于低壓低功耗電路 在體硅CMOS集成電路中 由于體效應(yīng)的作用 降低電源電壓會使結(jié)電容增加和驅(qū)動電流減小 導(dǎo)致電路速度迅速下降對于薄膜全耗盡CMOS SOI集成電路 這兩個效應(yīng)都很小 低壓全耗盡CMOS SOI電路與相應(yīng)體硅電路相比具有更高的速度和更小的功耗 SOI器件與體硅器件的飽和漏電流之比與電源電壓的關(guān)系 SOI技術(shù)的特點 SOI結(jié)構(gòu)有效克服了體硅技術(shù)的不足 充分發(fā)揮了硅集成技術(shù)的潛力Bell實驗室的H J Leamy將這種接近理想的器件稱為是下一代高速CMOS技術(shù)美國SEMATECH公司的P K Vasudev也預(yù)言 SOI技術(shù)將成為亞100納米硅集成技術(shù)的主流工藝應(yīng)用領(lǐng)域 高性能ULSI VHSI 高壓 高溫 抗輻照 低壓低功耗及三維集成 SOI技術(shù)的挑戰(zhàn)和機遇 SOI技術(shù)挑戰(zhàn)和機遇 SOI材料是SOI技術(shù)的基礎(chǔ)SOI技術(shù)發(fā)展有賴于SOI材料的不斷進步 材料是SOI技術(shù)發(fā)展的主要障礙SOS 激光再結(jié)晶 ZMR 多孔硅氧化這個障礙目前正被逐漸清除SOI材料制備的兩個主流技術(shù) SIMOX和BOUNDEDSOI最近都有了重大進展 SOI技術(shù)挑戰(zhàn)和機遇 SIMOX材料 最新趨勢是采用較小的氧注入劑量顯著改善頂部硅層的質(zhì)量降低SIMOX材料的成本低注入劑量 4 1017 cm2 的埋氧厚度薄 800 1000 退火溫度高于1300 制備大面積 300mm SIMOX材料困難 SOI技術(shù)挑戰(zhàn)和機遇 鍵合 Bonded 技術(shù) 硅膜質(zhì)量高埋氧厚度和硅膜厚度可以隨意調(diào)整適合于功率器件及MEMS技術(shù)硅膜減薄一直是制約該技術(shù)發(fā)展的重要障礙鍵合要用兩片體硅片制成一片SOI襯底 成本至少是體硅的兩倍 SOI技術(shù)挑戰(zhàn)和機遇 Smart Cut技術(shù)是一種智能剝離技術(shù)將離子注入技術(shù)和硅片鍵合技術(shù)結(jié)合在一起解決了鍵合SOI中硅膜減薄問題 可以獲得均勻性很好的頂層硅膜硅膜質(zhì)量接近體硅 剝離后的硅片可以作為下次鍵合的襯底 降低成本 SOI技術(shù)挑戰(zhàn)和機遇 SOI材料質(zhì)量近幾年有了驚人進步生產(chǎn)能力和成本成為關(guān)鍵問題Smart Cut技術(shù)和低劑量SIMOX技術(shù)是兩個最有競爭力的技術(shù)SOI將成為繼硅外延片之后的下一代硅材料 智能剝離SOI工藝流程圖 SMARTCUTSOI SOI技術(shù)挑戰(zhàn)和機遇 浮體效應(yīng)是影響SOI技術(shù)廣泛應(yīng)用的另一原因?qū)OI器件的浮體效應(yīng)沒有一個清楚的認識如何克服浮體效應(yīng)導(dǎo)致的閾值電壓浮動 記憶效應(yīng) 遲滯效應(yīng)等對實際電路的影響 還不很清楚浮體效應(yīng)可以導(dǎo)致數(shù)字電路的邏輯失真和功耗的增大 SOI技術(shù)挑戰(zhàn)和機遇 抑制浮體效應(yīng)Ar注入增加體 源結(jié)漏電LBBC結(jié)構(gòu)在源區(qū)開一個P區(qū)通道肖特基體接觸技術(shù)場屏蔽隔離技術(shù)這些技術(shù)都存在各種各樣的自身缺陷 不能被廣泛接受 SOI技術(shù)挑戰(zhàn)和機遇 全耗盡SOIMOSFET可以抑制浮體效應(yīng) 并有良好的亞閾特性和短溝效應(yīng)控制超薄FDSOIMOSFET的閾值電壓比較困難閾值電壓與硅膜厚度的關(guān)系極為敏感較大的寄生源漏電阻等 SOI技術(shù)挑戰(zhàn)和機遇 SOI器件與電路的EDA技術(shù)發(fā)展緩慢 已經(jīng)成為影響SOI技術(shù)廣泛應(yīng)用的一個重要原因體硅的EDA工具已經(jīng)非常完善SOI的EDA工具相對滯后 SOI器件是一個五端器件 建立SOI器件 電路模型要比體硅器件復(fù)雜得多 SOI技術(shù)挑戰(zhàn)和機遇 體硅技術(shù)迅速發(fā)展和巨大成功抑制了人們投入SOI技術(shù)研究的熱情工業(yè)界不愿花時間和金錢在SOI工藝的優(yōu)化上 使SOI技術(shù)的優(yōu)越性不能得以充分發(fā)揮現(xiàn)在形勢正在發(fā)生微妙變化 手提電腦 手提電話迅速興起 促發(fā)了人們對低壓 低功耗及超高速電路的需求 體硅CMOS電路在這些方面有難以逾越的障礙SOI技術(shù)發(fā)展的新機遇 SOI技術(shù)挑戰(zhàn)和機遇 器件尺寸縮小 改善了ULSI的性能 速度 集成度 成本等 也帶來了很多問題一類是災(zāi)難性的 影響器件功能及可靠性 其中最突出的是熱載流子效應(yīng)一類是造成動態(tài)節(jié)點的軟失效 在DRAM中這個問題尤為重要降低電源電壓已成為解決以上問題的主要措施 SOI技術(shù)挑戰(zhàn)和機遇 影響降低電源電壓的因素體效應(yīng)寄生結(jié)電容當電源電壓降低時 會使電路驅(qū)動電流減小 泄漏電流增加 引起電路的速度下降和功耗增加SOI是最佳選擇 SOI技術(shù)挑戰(zhàn)和機遇 存儲器 1993年Motorola首先利用0 5微米工藝研制出電源電壓小于2V的1KSRAMIBM公司制成在1V電壓下工作的512KSRAM 1997年 IBM又發(fā)布了利用0 25微米CMOS工藝加工的FDSOI1M 4MSRAM 其電源電壓僅為1 25V韓國三星生產(chǎn)了電源電壓為1V的0 5微米DRAM 同年 16MSOIDRAM也面世了 SOI技術(shù)挑戰(zhàn)和機遇 CPU 功耗與速度的矛盾突出IBM公司報道了采用0 13 mSOI工藝研制的微處理器電路的功耗比相應(yīng)體硅電路低1 3 速度增加35 性能提高20 30 而成本僅增加10 AMD已經(jīng)全面生產(chǎn)低壓SOICPU SOI器件與電路制備技術(shù) SOI Silicon On Insulator 絕緣襯底上的硅 技術(shù) SOI器件與電路制備技術(shù) 體硅器件與SOI電路制備工藝的比較SOI電路制備工藝簡單制作阱的工藝場區(qū)的工藝沒有金屬Al穿刺問題隔離技術(shù)100 絕緣介質(zhì)隔離LOCOS隔離硅島隔離氧化臺面隔離 SOI器件與電路制備技術(shù) 抑制邊緣寄生效應(yīng)環(huán)形柵器件邊緣注入抑制背溝道晶體管效應(yīng)背溝道注入抑制襯底浮置效應(yīng)襯底接地硅化物工藝防止將硅膜耗盡 幾種新型的SOI器件和電路制備工藝 Tpd 37ps 柵長為90納米的柵圖形照片 凹陷溝道SOI器件 新型SOI柵控混合管 GCHT MILC平面雙柵器件 平面雙柵是理想的雙柵器件但工藝復(fù)雜 關(guān)鍵是雙柵自對準 溝道區(qū)的形成 等待著工藝上的突破利用MILC metalinducedlateralcrystallization 和高溫退火技術(shù)實現(xiàn)平面雙柵器件精確的自對準雙柵工藝相對簡單 MILC和高溫退火 主要步驟 a Si淀積 550CLTO淀積 光刻長條窗口 金屬鎳淀積 5 10nm 退火550 24小時 N2去除鎳 LTO高溫退火 900 1小時 高溫處理后 MILC多晶硅晶粒的尺寸將顯著增大 二次結(jié)晶效應(yīng) 由于原始晶粒相同的取向和低的激活能使大尺寸單晶粒的產(chǎn)生變得容易得多 改善了材料晶體結(jié)構(gòu)的完整性 常規(guī)MILC技術(shù) 高溫退火處理相結(jié)合 晶粒尺寸達10微米以上的單晶粒硅膜 可進行器件制備 a b N N c d N N e Ni f substrate substrate substrate substrate substrate 硅片氧化5000 連續(xù)淀積SiN 500 LTO 2000 a Si 500 和LTO 2000 光刻并刻蝕 淀積2500 a Si 磷離子注入 淀積4500 LTO CMP 然后干法刻蝕去除顯露的a Si BOE去除LTO MILC 淀積LTO 光刻長條窗口 鎳淀積 退火550 去除LTO 鎳 刻蝕形成有源區(qū) 底部的LTO顯露 substrate SiliconOxideNitride 新的自對準平面雙柵MOS晶體管工藝集成方案提出及工藝過程 h i j N N substrate N N N N Top Gate BottomGate Drain Source substrate N N N N substrate g substrate g N N substrate 然后用BOE腐蝕掉顯露LTO 這樣就在溝道膜的上方形成一淺槽 而在下方形成一隧道 這個淺槽和隧道最終將決定頂柵和底柵的幾何尺寸 并使它們互相自對準 850 下生長柵氧 同時用作MIUC的高溫退火 淀積多晶硅 刻蝕形成柵電極 用CMP移走位于源漏區(qū)上方的Poly Si 使得上下柵電極的長度完全相同 DSOI S DonInsulator 器件結(jié)構(gòu)與制作 1 DSOI器件剖面圖S D下方是SiO2常規(guī)CMOS工藝 2 選擇性注氧熱氧化層作為注氧的掩膜 3 高溫退火S D下方形成SiO2 優(yōu)點 自加熱 襯底浮置 DSOI器件的SEM照片 源漏區(qū)域由于下方埋氧體積的膨脹而引起了一定程度的抬高 SON SilicononNothing 器件 注氦技術(shù)制備SON材料 100 晶向p型硅片熱氧化300 400埃注入能量100KeV注入劑量1e17退火溫度1100 C 時間5分鐘 梯度10度 分 結(jié)論 注入劑量越大空洞的密度就越大 退火溫度越高 空洞尺寸越大 且空洞越靠近表面 結(jié)束語 經(jīng)過20多年發(fā)展 SOI技術(shù)已經(jīng)取得了十分巨大進步 正逐步走向成熟當特征尺寸小于0 1 m 電源電壓在1V時 體硅CMOS技術(shù)面臨巨大挑戰(zhàn)SOI技術(shù)的潛力開始顯現(xiàn) 大大提高電路的性能價格比 CMOS SOI將成為主流集成電路加工技術(shù) 結(jié)束語 目前我們正處在SOI技術(shù)迅速騰飛的邊緣 CMOS集成電路制造工藝 形成N阱初始氧化淀積氮化硅層光刻1版 定義出N阱反應(yīng)離子刻蝕氮化硅層N阱離子注入 注磷 形成P阱在N阱區(qū)生長厚氧化層 其它區(qū)域被氮化硅層保護而不會被氧化去掉光刻膠及氮化硅層P阱離子注入 注硼 推阱退火驅(qū)入去掉N阱區(qū)的氧化層 形成場隔離區(qū)生長一層薄氧化層淀積一層氮化硅光刻場隔離區(qū) 非隔離區(qū)被光