硬件描述語言第04、05講

硬件描述語言及器件,主講教師：蘇淑靖,12/13學(xué)年第1學(xué)期,教材：侯伯亨，顧新.VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計.,教學(xué)安排,第1講：VHDL概述及其基本結(jié)構(gòu)第2講：VHDL的基本元素第3講：VHDL的結(jié)構(gòu)體描述，進程第4講：VHDL的順序語句第5講：VHDL的并行語句第6講：基本邏輯電路設(shè)計第7講：計數(shù)器和狀態(tài)機,VHDL主要描述語句,并行語句：（進程信號賦值子程序元件例化）描述模塊之間連接關(guān)系，語句之間并行；某一信號變化時，受此信號觸發(fā)的所有語句同時執(zhí)行,第4講順序處理語句,順序語句：只能出現(xiàn)在進程（process),函數(shù)(Function),過程(Procedure)中。像高級語言一樣，按其出現(xiàn)的先后順序執(zhí)行；用于描述復(fù)雜的邏輯關(guān)系及邏輯運算。,常用的順序語句：,信號代入語句變量賦值語句CASE語句IF語句LOOP語句,1信號代入語句,信號代入語句格式,格式：目標(biāo)信號量=信號量表達式；目標(biāo)信號量=信號量表達式after10ns；,注意：信號代入語句兩邊的信號量的數(shù)據(jù)類型及位長度必須一致；延時只在仿真時起作用，邏輯綜合時被忽略；既可用作并行語句，也可用作順序語句。在進程、過程和函數(shù)之外時，為并行語句，否則為順序語句。,2變量賦值語句,變量賦值語句格式,格式：變量:=表達式；,注意：變量是局部量，只能在所定義的進程、過程、函數(shù)中使用；變量賦值是立即發(fā)生的，不能加延時；在進程中描述邏輯關(guān)系計算法時最好使用變量，以免出錯；進程結(jié)束時，變量的結(jié)果只能由信號帶出。,q,變量賦值語句舉例,Temp,a,b:std_logic類型一致,變量結(jié)果由信號帶出進程,2變量賦值語句,3變量與信號的區(qū)別,賦值方式的不同：變量：=表達式；信號=表達式；硬件實現(xiàn)的功能不同：信號代表電路單元、功能模塊間的互聯(lián)，代表實際的硬件連線；變量代表電路單元內(nèi)部的操作，代表暫存的臨時數(shù)據(jù)。有效范圍的不同：信號：程序包、實體、結(jié)構(gòu)體；全局量。變量：進程、子程序；局部量。賦值行為的不同：信號賦值延遲更新數(shù)值、時序電路；變量賦值立即更新數(shù)值、組合電路。,信號的多次賦值一個進程：最后一次賦值有效；多個進程：不能對同一信號賦值。,-信號在結(jié)構(gòu)體中進程外聲明,-變量在進程中聲明,3變量與信號的區(qū)別,變量與信號的區(qū)別舉例,architecturertlofexissignala:std_logic;beginprocess()begina=b;a=c;endprocess;endrtl;,architecturertlofexissignala:std_logic;beginprocess()begina=b;endprocess;process()begina=c;.endprocess;endex;,例：信號的多次賦值,3變量與信號的區(qū)別,變量與信號的區(qū)別舉例,信號賦值：architecturertlofsigissignala,b:std_logic;-定義信號beginprocess(a,b)beginac=1;when11or12=c=2;whenothers=c=2;Endcase;第一個when語句的意思是當(dāng)sel的值從1到9中任一數(shù)值時，信號c取值1；第二個when語句的意思是當(dāng)sel的值從11或12時，信號c取值2；第三個when語句的意思是當(dāng)sel的值不為前面兩種情況時，信號c取值3；,When條件選擇值可以有四種表達式：單個普通數(shù)值，如when選擇值=順序語句；并列多個值或，如when值|值|值=順序語句；數(shù)值選擇范圍，when值to值=順序語句；Whenothers=順序語句；,4CASE語句,5IF語句,IF語句:根據(jù)指定的條件執(zhí)行相應(yīng)的順序語句,IF語句隱含有優(yōu)先級的關(guān)系，可用來設(shè)計具有優(yōu)先權(quán)的電路。,例：門閂控制if(enaeventandena=1)thenq=d；endif；,綜合后生成鎖存器,IF語句（舉例：二選一電路）,architecturertlofmux2isbeginprocess(a,b,sel)beginif(sel=1)theny=a;elsey=b;endif;endprocess;endrtl;,5IF語句,libraryieee;useieee.std_logic_1164.all;entitymux41isport(d0,d1,d2,d3:instd_logic;s:instd_logic_vector(1downto0);x:outstd_logic);endmux41;architecturearchmuxofmux41isbeginprocess(s,d0,d1,d2,d3)beginifs=00thenx=d0;elsifs=01thenx=d1;elsifs=10thenx=d2;elsex=d3;endif;endprocess;endarchitecturemux;,IF語句（舉例：四選一數(shù)據(jù)選擇器）,IF語句中的條件是順序處理的，即先處理起始條件（高優(yōu)先級），如果不滿足，再處理下一條件,5IF語句,LOOP語句：能使程序進行有規(guī)則的循環(huán)，循環(huán)的次數(shù)受迭代算法的控制，常用來描述迭代電路的行為。LOOP語句包含重復(fù)執(zhí)行的一組順序語句,LOOP語句的書寫格式有兩種：FOR-LOOP語句格式：標(biāo)號：FOR循環(huán)變量IN離散范圍LOOP順序語句；EDDLOOP標(biāo)號；循環(huán)變量：是LOOP內(nèi)部聲明的局部量，只在LOOP內(nèi)可見，循環(huán)次數(shù)只能用具體數(shù)值表達，否則不可綜合，其值在每次循環(huán)中都發(fā)生變化。離散范圍：表示循環(huán)變量在循環(huán)過程中依次取值的范圍。必須是可計算的整數(shù)范圍。,6LOOP語句,6LOOP語句,LOOP語句-FOR循環(huán),.TO.DOWNTO.從初值開始，每執(zhí)行完一次后遞增(遞減)，直到終值為止。,LOOP語句-FOR循環(huán),i是循環(huán)整數(shù)變量，取值范圍是0to7.,6LOOP語句,LOOP語句-WHILE循環(huán),WHILE-LOOP語句格式：標(biāo)號：WHILE條件表達式LOOP順序語句；ENDLOOP標(biāo)號；,注意：循環(huán)控制條件沒有直接給出循環(huán)次數(shù)，可以是任何條件表達式，條件為“真”，進行循環(huán)，條件為“假”，退出循環(huán)。條件表達式需要初始化。,6LOOP語句,LOOP語句-WHILE循環(huán)舉例,6LOOP語句,7NEXT語句,NEXT語句：NEXT語句主要用在LOOP語句執(zhí)行中有條件或無條件轉(zhuǎn)向控制，跳向LOOP語句的起點。,NEXT語句格式：NEXT標(biāo)號WHEN條件表達式；,三種情況：NEXT；無條件終止當(dāng)前的循環(huán)，跳回到本次循環(huán)LOOP語句開始處，開始下次循環(huán)。NEXT標(biāo)號；當(dāng)有多重LOOP語句嵌套時，無條件終止當(dāng)前的循環(huán)，跳轉(zhuǎn)到指定標(biāo)號的LOOP語句開始處，重新開始執(zhí)行循環(huán)操作。NEXT標(biāo)號WHEN條件表達式；當(dāng)條件表達式的值為true，則執(zhí)行next語句，進入跳轉(zhuǎn)操作，否則繼續(xù)向下執(zhí)行。,LOOP語句的標(biāo)號,8EXIT語句,EXIT標(biāo)號WHEN條件表達式；,三種情況：EXIT；無條件終止當(dāng)前循環(huán)，跳出LOOP語句，執(zhí)行LOOP語句后的語句。EXIT標(biāo)號；無條件終止當(dāng)前循環(huán)，跳到標(biāo)號所致的語句執(zhí)行。EXIT標(biāo)號WHEN條件表達式；當(dāng)條件表達式為真，終止當(dāng)前循環(huán)，跳到標(biāo)號所致的語句執(zhí)行；,EXIT語句：EXIT語句主要用在LOOP語句執(zhí)行中有條件或無條件內(nèi)部轉(zhuǎn)向控制，跳向LOOP語句的終點，用于退出循環(huán)。當(dāng)程序需要處理保護、出錯和警告狀態(tài)時，語句能提供一個快捷、簡便的方法。EXIT語句格式：,9WAIT語句,WAIT語句：在進程或過程中執(zhí)行到WAIT語句時，程序?qū)⒈粧炱穑⒃O(shè)置好再次執(zhí)行的條件。,進程狀態(tài)的變化受wait語句或敏感信號量變化的控制。wait語句可設(shè)置4種不同的條件：wait-無限等待，永久掛起；waiton-敏感信號等待語句，敏感信號的變化將結(jié)束掛起，再次啟動進程。waituntil-條件表達式中隱含信號變化，當(dāng)滿足WAIT語句所設(shè)條件，則結(jié)束掛起，再次啟動進程。waitfor-超時等待語句，從執(zhí)行當(dāng)前的WAIT語句開始，在此時間段內(nèi)，進程處于掛起狀態(tài)，超過這一時間段后，程序自動恢復(fù)執(zhí)行。,WAITON信號表UNTIL條件表達式FOR時間表達式；,WAIT句格式,WAITON語句格式：WAITON信號，信號；-等待信號量發(fā)生變化，只要發(fā)生變化，進程就接收掛起狀態(tài)繼續(xù)執(zhí)行WAITON后的語句。例：以下兩種描述是完全等價的敏感信號量列表和WAIT語句只能選其一，不能同時使用。,process(a,b)beginy=aandb;endprocess;,processbeginy=aandb;waitona,b;endprocess;,注意敏感量的位置,9WAIT語句,WAIT句格式,WAITUNTIL語句（可綜合）格式：WAITUNTIL表達式；當(dāng)表達式的值為“真”時，進程被啟動，否則進程被掛起。WAITUNTIL語句的三種表達方式：WAITUNTIL信號=value;WAITUNTIL信號eventand信號=value;WAITUNTILnot(信號stable)and信號=value;,9WAIT語句,WAIT句應(yīng)用,用WAITUNTIL語句的三種表達方式對時鐘信號clk的上升沿的描述：waituntilclk=1;waituntilrising_edge(clk);-調(diào)用IEEE程序包的一個函數(shù)rising_edge(clk)waituntilclkeventandclk=1;由以上描述可實現(xiàn)相同的硬件電路結(jié)構(gòu)。,9WAIT語句,10數(shù)據(jù)對象屬性（attribute）描述,屬性：是某一對象的特征表示，是一個內(nèi)部定義函數(shù)。格式為：,對象名屬性標(biāo)識符用符號“”隔開對象名及其屬性,綜合器支持的屬性有：left表示數(shù)組的左邊界；right表示數(shù)組的右邊界；low表示數(shù)組的下邊界；high表示數(shù)組的上邊界；length表示數(shù)組的長度；event、stable,如：SignalA:std_logic_vector(7downto0);SignalB:std_logic_vector(0to3);則這兩個信號的屬性值分別為：Aleft=7;Aright=0;Alow=0;Ahigh=7;Alength=8;Bleft=0;Bright=3;Blow=0;Bhigh=3;Blength=4;,屬性event,對當(dāng)前的一個極小的時間段內(nèi)的事件進行檢測。如發(fā)生了事件，則返回true，否則返回false。發(fā)生事件：信號電平發(fā)生變化。clockevent,process(clock)beginifclockeventandclock=1thenq=data;endif;endprocess;,10數(shù)據(jù)對象屬性（attribute）描述,屬性stable,屬性stable的測試功能與event剛好相反，信號在時間段內(nèi)無事件發(fā)生，則返回true，否則返回false。以下兩語句的功能相同：clockeventandclock=1not(clockstable)andclock=1,10屬性（attribute）描述,并行處理語句：結(jié)構(gòu)體是描述一個設(shè)計實體內(nèi)部的詳細(xì)內(nèi)容，其中，順序語句用來實現(xiàn)這個詳細(xì)內(nèi)容的算法，而并行語句用來表示這個詳細(xì)內(nèi)容的內(nèi)部連接關(guān)系。并行語句的書寫順序并不代表其執(zhí)行的順序,它們是并行執(zhí)行的。常用的并行語句：,第5講并處理語句,進程（process）語句；并行信號代入語句；塊（block）語句；并行過程調(diào)用語句；元件例化語句；生成語句；,在用原理圖描述一個較復(fù)雜電路時,為了便于設(shè)計和調(diào)試,設(shè)計者往往會把整個電路分成若干個相對獨立的模塊進行描述。在用VHDL設(shè)計時,設(shè)計者同樣也是將一個結(jié)構(gòu)體分成若干個相對獨立的模塊來描述。模塊可以用四種不同的形式來描述,即：一系列的順序語句；塊（BLOCK）語句；進程（PROCESS）語句；子程序（SUBPROGRAM）語句（包含過程（PROCEDURE）語句和函數(shù)（FUNCTION）語句）；也就是說，模塊既可以用順序語句來描述,也可以用并發(fā)語句來描述。然而,用多個進程（PROCESS）語句是結(jié)構(gòu)體最基本的表示方法。,第5講并處理語句,1進程(prosess)語句,進程(prosess)語句格式：,進程名：process(敏感信號1，敏感信號2，)說明區(qū)begin語句語句endprocess進程名；,順序語句,可以說明數(shù)據(jù)類型、子程序和變量,注意：進程語句本身是并行語句，進程內(nèi)部是順序語句；一個進程中敏感表和WAIT語句只能出現(xiàn)其一；同一結(jié)構(gòu)體重可以有多個進程，他們之間是并行關(guān)系，進程之間通過信號傳遞信息；,2信號代入語句,信號代入語句格式與舉例,進程中出現(xiàn)的代入語句稱為信號代入語句；,結(jié)構(gòu)體中進程外出現(xiàn)的代入語句稱為并發(fā)信號代入語句；同時執(zhí)行,3條件信號代入語句,條件信號代入語句格式：,注意：else不能省略，只有最后語句才有“；”；有優(yōu)先級關(guān)系，條件一優(yōu)先級最高，依此類推；功能與進程中的if語句相同，但用法不同；,3條件信號代入語句,條件信號代入語句舉例,3條件信號代入語句,條件信號代入語句舉例,Libraryieee;Useieee.std_logic_1164.all;Entityxor2isPort(x,y:instd_logic;z:outstd_logic);Endxor2;Architectureaofxor2isBeginz=1when(x=0andy=1)else1when(x=1andy=0)else0;Enda;,4選擇信號代入語句,選擇信號代入格式：,WITH選擇表達式SELECT賦值目標(biāo)信號=表達式1WHEN選擇值1，表達式2WHEN選擇值2，表達式nWHENOTHERS；,目的信號是根據(jù)表達式的當(dāng)前值來進行表達式的代入；選擇值要覆蓋所有可能情況，若不能一一指定，用OTHERS為其它情況找個出口；選擇值必須互斥，不能出現(xiàn)條件重復(fù)或重疊的情況；功能類似于順序語句中的CASE語句，但是并行語句，沒有優(yōu)先級。,注意：結(jié)束為“,”不是“;”,4選擇信號代入語句,選擇信號代入語句舉例,Libraryieee;Useieee.std_logic_1164.all;Entityxor2isPort(x,y:instd_logic;z:outstd_logic);Endxor2;Architectureaofxor2issignaltmp:std_logic_vector(1downto0);Begintmp=x,4選擇信號代入語句,選擇信號代入語句舉例,4X1多路選擇器,5塊（block）語句,塊（block）語句:模塊化設(shè)計的一種方式。,格式：塊標(biāo)號:Block數(shù)據(jù)對象定義部分Begin塊描述部分EndBlock;,塊（block）語句舉例,5塊（block）語句,libraryieee;useieee.std_logic_1164.all;entityexam1isport(a,b,c:instd_logic;d,e:outstd_logic);endexam1;architecturem1ofexam1isbeginBlock_1:BlockBegindD2,b=D3,s=S0,y=B)；,元件例化語句所描述的關(guān)聯(lián)關(guān)系有兩種方式：,還可以用混合關(guān)聯(lián),6元件例化語句,元件例化語句(舉例：用二選一實現(xiàn)四選一數(shù)據(jù)選擇),底層文件：,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYmux2ISPORT(a,b,s:INSTD_LOGIC；y:OUTSTD_LOGIC)；ENDmux2；ARCHITECTUREexample13OFmux2ISBEGINyD2,b=D3,s=S0,y=B)；U3:mux2PORTMAP(A,B,S1,y=Y)；ENDexmple13；,-元件例化-元件定義,-位置關(guān)聯(lián)方式-名稱關(guān)聯(lián)方式-混合關(guān)聯(lián)方式,6元件例化語句,7生成（GENERATE）語句,生成（GENERATE）語句功能應(yīng)用場合,生成（GENERATE）語句具有復(fù)制功能，可以對有規(guī)律設(shè)計結(jié)構(gòu)的邏輯描述進行簡化。當(dāng)設(shè)計一個由多個相同單元模塊組成的電路時，只要根據(jù)設(shè)計條件，設(shè)計好一個元件，就可以用生成語句復(fù)制一組完全相同的并行元件或設(shè)計單元來組成電路。,生成（GENERATE）語句格式,生成語句有兩種格式：,標(biāo)號:FOR循環(huán)變量IN取值范圍GENERATE說明部分BEGIN并行語句；ENDGENERATE標(biāo)號；,標(biāo)號:IF條件GENERATE說明部分BEGIN并行語句；ENDGENERATE標(biāo)號；,7生成（GENERATE）語句,重復(fù)結(jié)構(gòu)的描述,描述一個結(jié)構(gòu)中的例外。當(dāng)執(zhí)行到該語句時首先進行條件判斷，如果條件為“TRUE”才會執(zhí)行生成語句中的并行處理語句；如果條件為“FALSE”，則不執(zhí)行該語句。,生成（GENERATE）語句組成,生成語句的格式由四部分組成：使用FOR語句或IF語句結(jié)構(gòu)，來規(guī)定重復(fù)生成并行語句的方式；通過說明部分，對元件數(shù)據(jù)類型、子程序、數(shù)據(jù)對象進行局部的說明；并行語句主要用生成語句來復(fù)制一組相同的并行元件，其語句包括所有的并行語句，甚至生成語句本身，可實現(xiàn)嵌套式生成結(jié)構(gòu)；標(biāo)號是可選擇項，在嵌套式生成結(jié)構(gòu)中起著十分重要的作用。,7生成（GENERATE）語句,生成（GENERATE）語句：描述用D觸發(fā)器組成的八位移位寄存器,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYff_dISPORT(d,cp:INSTD_LOGIC；q:OUTSTD_LOGIC)；ENDff_d；ARCHITECTUREexample14OFff_dISBEGINPROCESS（cp）BEGINIFcpEVENTANDcp=1THENq=d；ENDIF；ENDPROCESS；ENDexample14；,描述D觸發(fā)器的源程序,7生成（GENERATE）語句,用元件例化描述移位寄存器,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYshift_reg_8ISPORT(Din,CLK:INSTD_LOGIC；Dout:OUTSTD_LOGIC)；Q:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0)；ENDshift_reg_8；ARCHITECTUREexample14OFshift_reg_8ISCOMPONENTff_d；PORT(d,cp:INSTD_LOGIC；q:INSTD_LOGIC)；ENDCOMPONENT；SIGNALd:STD_LOGIC_VECTOR(0TO8)；BEGINd(0)=Din；u1：ff_dPORTMAP(d(0)，CLK，d(1)；u2：ff_dPORTMAP(d(1)，CLK，d(2)；u3：ff_dPORTMAP(d(2)，CLK，d(3)；u4：ff_dPORTMAP(d(3)，CLK，d(4)；u5：ff_dPORTMAP(d(4)，CLK，d(5)；u6：ff_dPORTMAP(d(5)，CLK，d(6)；u7：ff_dPORTMAP(d(6)，CLK，d(7)；u4：ff_dPORTMAP(d(7)，CLK，d(8)；Q(0)=d(1)；Q(1)=d(2)；Q(2)=d(3)；Q(3)=d(4)；Q(4)=d(5)；Q(5)=d(6)；Q(6)=d(7)；Q(7)=d(8)；Dout=d(8)；ENDexample14；,-元件定義,-產(chǎn)生8個D觸發(fā)器元件,-9條并發(fā)信號賦值語句將內(nèi)部信號與輸入輸出端口連接起來,用生成語句描述移位寄存器,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYshift_reg_8ISPORT(Din,CLK:INSTD_LOGIC；Dout:OUTSTD_LOGIC)；Q:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0)；ENDshift_reg_8；ARCHITECTUREexample14OFshift_reg_8ISCOMPONENTff_d；PORT(d,cp:INSTD_LOGIC；q:INSTD_LOGIC)；ENDCOMPONENT；SIGNALd:STD_LOGIC_VECTOR(0TO8)；BEGINd(0)=Din；gen2:FORnIN0TO7GENERATEfx:ff_dPORTMAP(d(n),CLK,d(n+1)；ENDGENERATE；Q(0)=d(1)；Q(1)=