哈工大2012年數(shù)電期末試題+答案

1、本題得分一、(12分)填空和選擇（每空1分）（1）進(jìn)制為一千的計(jì)數(shù)器至少應(yīng)使用_個(gè)觸發(fā)器實(shí)現(xiàn)。（2）集電極開(kāi)路門(mén)使用時(shí)應(yīng)注意在輸出端接_。（3）32選1數(shù)據(jù)選擇器有_個(gè)選擇變量。（4）函數(shù)式Y(jié)=，寫(xiě)出其對(duì)偶式Y(jié) =_。（5）相同供電電源的CMOS門(mén)電路與TTL門(mén)電路相比，_門(mén)的噪聲容限更大；_門(mén)的靜態(tài)功耗更低。（6）模數(shù)轉(zhuǎn)換時(shí)，要求能分辨ADC輸入滿量程0.1%的變化，則至少需要使用_位的ADC。若信號(hào)頻率為20kHz，則要求該ADC采樣頻率至少為_(kāi)kHz。（7）由與非門(mén)構(gòu)成的基本RS觸發(fā)器，其約束條件是_。（8）下列器件的信號(hào)一定不能和其他輸出信號(hào)接在一起的是_。（a）RAM的數(shù)據(jù)信號(hào)；（b

2、）ROM的數(shù)據(jù)信號(hào)；（c）74LS138的輸出信號(hào)。（9）下列說(shuō)法正確的是_。（a）輸入懸空時(shí)，TTL門(mén)電路的輸入端相當(dāng)于接低電平；（b）輸入懸空時(shí)，CMOS門(mén)電路的輸入端相當(dāng)于接低電平；（c）輸入懸空時(shí)，CMOS門(mén)電路的輸入端相當(dāng)于接高電平；（d）實(shí)際應(yīng)用中，門(mén)電路的輸入端應(yīng)盡量避免懸空。（10）用萬(wàn)用表測(cè)量一個(gè)標(biāo)準(zhǔn)TTL門(mén)電路的輸出信號(hào)，發(fā)現(xiàn)其值為1.5V，可能的情況有（多選）：_。（a）輸出端處于高阻態(tài)；（b）兩輸出信號(hào)短接；（c）輸出為脈沖信號(hào)；（d）驅(qū)動(dòng)門(mén)過(guò)載。一、（1）10；（2）上拉電阻；（3）5；（5）CMOS，CMOS；（6）10位，40kHz；（7）R+S=1；（8）c；（

3、9）d；（10）bcd。二、(8分)簡(jiǎn)答題。（1）畫(huà)出函數(shù)F1和F2的卡諾圖，并求出F1和的最簡(jiǎn)與或式。F1（A,B,C,D）=F2（A,B,C,D）=（2）圖2中門(mén)電路G1和G2為T(mén)TL門(mén)電路，并假設(shè)傳輸門(mén)導(dǎo)通電阻可忽略，分別填寫(xiě)C1和C2不同電平下電壓表V1和V2電壓值（TTL門(mén)電路輸出高電平3.6V，輸出低電平0.3V）：C1為高電平，C2為低電平時(shí)，V1 = _V， V2 = _V；C1為低電平，C2為高電平時(shí)，V1 = _V， V2 = _V。圖2二、（1）F1 = =ABCD0001111000110111111111101111ABCD0001111000110101001011

4、001110XX1X（2）C1為高電平，C2為低電平時(shí)，V1 = _1.4_V， V2 = _1.4_V；C1為低電平，C2為高電平時(shí)，V1 = _3.6_V， V2 = _1.4_V。三、(8分) 設(shè)計(jì)一個(gè)故障顯示電路。要求為：當(dāng)只有電機(jī)A發(fā)生故障時(shí)，故障指示燈F以4Hz的頻率閃爍；當(dāng)只有電機(jī)B發(fā)生故障時(shí)，故障指示燈F以2Hz的頻率閃爍；當(dāng)電機(jī)A、B同時(shí)發(fā)生故障時(shí)，故障指示燈F常亮；當(dāng)電機(jī)A、B均無(wú)故障時(shí)，故障指示燈F滅。已知時(shí)鐘信號(hào)為8Hz；用變量A、B表示電機(jī)狀態(tài)，“1”表示電機(jī)發(fā)生故障；用變量F表示指示燈狀態(tài)，“1”表示燈亮。試求：（1）在圖3中利用8Hz時(shí)鐘和2個(gè)D觸發(fā)器得到4Hz和

5、2Hz的時(shí)鐘信號(hào)；（2）繼續(xù)在圖3中將上述故障顯示電路設(shè)計(jì)實(shí)現(xiàn)。圖3三、四、（8分）簡(jiǎn)答題（1）要實(shí)現(xiàn)異步清零的12進(jìn)制計(jì)數(shù)器，更正下列verilog程序的錯(cuò)誤。module Cnt0 ( clk, rst, Q );input clk, rst;output 2:0 Q;reg 2:0 Q;always( posedge clk) begin if ( !rst )Q = 0; elseQ = Q + 1b1; if ( Q = 12 ) Q = 0; endendmodule（2）根據(jù)下列程序畫(huà)出完整的狀態(tài)轉(zhuǎn)換圖（要求按照Q2、Q1、Q0的順序表示輸出狀態(tài)）module Cnt1 (clk

6、, rst, Q);input clk, rst;output 2:0 Q;reg 2:0 Q;always( posedge clk )if( !rst ) Q = 3b000;elsebegin Q0 = Q0;Q1 = Q0Q1;Q2 = Q0Q1;endendmodule四、（1）1) 增加異步清零功能，改成always( posedge clk or negedge rst)2) Q 改成output 3:0 Q; reg 3:0 Q;（2）五、(8分) 由16進(jìn)制同步加法計(jì)數(shù)器74LS161和存儲(chǔ)器構(gòu)成的電路如圖5所示。（1）將D0、D3用A3、A2、A1、A0的最小項(xiàng)表示（按A3

7、A2A1A0的順序確定最小項(xiàng)編號(hào)）；（2）畫(huà)出QD、QC、QB、QA完整的狀態(tài)轉(zhuǎn)換圖；（3）在正常計(jì)數(shù)循環(huán)內(nèi)，D1、D2平時(shí)輸出低電平，當(dāng)計(jì)數(shù)器輸出為最小值時(shí)，D1輸出高電平；當(dāng)計(jì)數(shù)達(dá)到最大值時(shí)，D2輸出高電平，為實(shí)現(xiàn)該功能，請(qǐng)直接在圖上畫(huà)出D1、D2的陣列。圖5五、D0 = = D3 = = 狀態(tài)轉(zhuǎn)換圖： D1和D2陣列如圖： 六、（8分）由2-8分頻異步加法計(jì)數(shù)器74LS93和555定時(shí)器構(gòu)成電路如圖6(a)所示：（1）寫(xiě)出虛線框內(nèi)電路的名稱；（2）CP時(shí)鐘信號(hào)頻率為20kHz，假設(shè)計(jì)數(shù)器初態(tài)為0，在圖6(b)中畫(huà)出uI、uO的波形。圖6(a)圖6(b)六、單穩(wěn)觸發(fā)器tw=1.1RC=0.

8、22ms七、（10分）由觸發(fā)器、74LS138及DAC芯片構(gòu)成的電路如圖7所示。（1）寫(xiě)出圖7(a)中各觸發(fā)器的狀態(tài)方程；（2）按Q2Q1Q0的順序畫(huà)出完整的狀態(tài)轉(zhuǎn)換圖，指出其計(jì)數(shù)進(jìn)制和計(jì)數(shù)方向；（3）在圖7(b)中，已知當(dāng)DAC的輸入只有最低有效位為1時(shí)，輸出模擬電壓為10mV，試畫(huà)出計(jì)數(shù)器一個(gè)計(jì)數(shù)循環(huán)內(nèi)D/A轉(zhuǎn)換器的輸出電壓波形，必須標(biāo)注電壓值。圖7(a) 圖7(b)七、四進(jìn)制減計(jì)數(shù)。DAC輸出最大值為255*10mV=2.55VQ=0時(shí)，uo=2.55-0.01 =2.54VQ=7時(shí)，uo=2.55-1.28 = 1.27VQ=6時(shí)，uo=2.55-0.64 = 1.91VQ=5時(shí)，uo

9、=2.55-0.32 = 2.23V八、（8分）某移位寄存器型計(jì)數(shù)器如圖8(a)所示。已知該計(jì)數(shù)器的計(jì)數(shù)循環(huán)中并不包含所有的8個(gè)輸出狀態(tài)，如果上電后計(jì)數(shù)器的初始狀態(tài)位于計(jì)數(shù)循環(huán)之外，該計(jì)數(shù)器能夠?qū)崿F(xiàn)自啟動(dòng)。該計(jì)數(shù)器在某3次不同的上電啟動(dòng)過(guò)程（用A、B、C標(biāo)記）的初始階段，恰好觀測(cè)到Q2輸出如下序列： A） 0 0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 1 B） 0 1 0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 C） 1 0 1 1 1 0 0 1 1 1

10、0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 （1）請(qǐng)指出該計(jì)數(shù)器的進(jìn)制數(shù)是多少；（2）在表A、B、C中將上述三次上電啟動(dòng)過(guò)程最初10個(gè)周期的計(jì)數(shù)器狀態(tài)轉(zhuǎn)換表補(bǔ)充完整；（3）畫(huà)出計(jì)數(shù)器輸出Q2Q1Q0的完整狀態(tài)轉(zhuǎn)換圖；（4）在圖8(b)所示的電路的基礎(chǔ)上，用必要的邏輯門(mén)實(shí)現(xiàn)圖8(a)中的反饋邏輯電路，使計(jì)數(shù)器實(shí)現(xiàn)上述功能。（注意不能改變其移位寄存器型計(jì)數(shù)器的屬性，即不能改動(dòng)圖8(b)中的已有連接）圖8(a)表A 過(guò)程A狀態(tài)轉(zhuǎn)換表態(tài)序Q0Q1Q200102031415160708191 表B 過(guò)程B狀態(tài)轉(zhuǎn)換表態(tài)序Q0Q1Q200112030415161708091 表C過(guò)程C狀態(tài)轉(zhuǎn)換表態(tài)序Q0Q1Q201102131415060718191圖8(b)八、表A 過(guò)程A狀態(tài)轉(zhuǎn)換表態(tài)序Q0Q1Q2000011002110311140115