EDA考試復(fù)習(xí)題目全集

1、1. FPGA FieldProgrammable Gate Array 現(xiàn)場可編程門陣列2 . VHDL Very-High-Speed Integrated Circuit Hardware Description Language) 甚高速集成電路硬件描述語言3 . HDL Hardware Description Language 硬件描述語言5 CPLD Complex Programmable Logic Device 復(fù)雜可編程邏輯器件6 PLD Programmable Logic Device 可編程邏輯器件7 GAL generic array logic 通用陣列邏輯8.

2、 LAB Logic Array Block 邏輯陣列塊9. CLB Configurable Logic Block 可配置邏輯模塊10 EAB Embedded Array Block 嵌入式陣列塊11，SOPC System-on-a-Programmable-Chip 可編程片上系統(tǒng)12. LUT Look-Up Table 查找表 13. JTAG Joint Test Action Group 聯(lián)合測試行為組織14. IP Intellectual Property 知識產(chǎn)權(quán) 15ASIC Application Specific Integrated Circuits 專用集成電

3、路16 ISP In System Programmable 在系統(tǒng)可編程17 ICR In Circuit Re-config 在電路可重構(gòu)18 RTL Register Transfer Level 寄存器傳輸19 EDA Electronic Design Automation 電子設(shè)計自動化 1信號與變量的區(qū)別：信號賦值語句在進(jìn)程外作為并行語句，并發(fā)執(zhí)行，與語句所處的位置無關(guān)。變賦值語句在進(jìn)程內(nèi)或子程序內(nèi)作為順序語句，按順序執(zhí)行，與語句所處的位置有關(guān)。信號賦值符號為 =，變量賦值符號位 := 。信號賦值符號用于信號賦值動作，不立即生效，變量賦值符號用于變量賦值動作，立即生效。2. WH

4、EN_ELSE條件信號賦值語句 和 IF_ELSE順序語句的異同： * WHEN_ELSE條件信號賦值語句中無標(biāo)點，只有最后有分號；必須成對出現(xiàn)；是并行語句，必須放在結(jié)構(gòu)體中。* IF_ELSE順序語句中有分號；是順序語句，必須放在進(jìn)程中3、大規(guī)?？删幊唐骷诸惣捌涮攸c。大規(guī)?？删幊唐骷饕蠧PLD和FPGA兩類，其中CPLD通過可編程乘積項邏輯實現(xiàn)其邏輯功能。 基于SRAM的FPGA器件，每次上電后必須進(jìn)行一次配置。FPGA內(nèi)部陣列的配置一般采用在電路可重構(gòu)技術(shù)，編程數(shù)據(jù)保存在靜態(tài)存儲器(SRAM) ，掉電易失。4簡述在系統(tǒng)編程技術(shù)的特點，特點：不用編程器，直接在用戶的目標(biāo)系統(tǒng)中或線路板上

5、直接對PLD器件編程1、裝配后編程下載2、根據(jù)需要對系統(tǒng)的硬件功能實時加以修改3、不改變系統(tǒng)硬件結(jié)構(gòu)情況下，重構(gòu)邏輯4、系統(tǒng)不停止工作時進(jìn)行遠(yuǎn)程硬件升級6、 簡述CPLD編程和FPGA配置的主要異同CPLD編程：基于非揮發(fā)存儲技術(shù)編程，利用ISP或JTAG接口下載設(shè)計文件。FPGA配置：基于SRAM查找表的編程單元，利用FPGA的在線可重配置（ICR）特性，下載設(shè)計文件，每次上電，需重新配置。7、 給出“自頂向下”設(shè)計流程的優(yōu)點（不少于3個）設(shè)計人員不受芯片結(jié)構(gòu)的約束，進(jìn)行最適應(yīng)市場需求的設(shè)計，避免再設(shè)計風(fēng)險，縮短產(chǎn)品的上市周期。設(shè)計成果的再利用得以保證。(IP) 采用結(jié)構(gòu)化開發(fā)手段，一旦系統(tǒng)

6、基本功能結(jié)構(gòu)確定，可以實行多人、多任務(wù)并行工作方式。選擇實現(xiàn)系統(tǒng)的目標(biāo)器件的類型、規(guī)模，硬件結(jié)構(gòu)的自由度更大。8、 VHDL中有哪幾種主要的并行語句？進(jìn)程語句；塊語句；并行信號賦值語句；元件例化語句；生成語句；并行過程調(diào)用語句9、VHDL中基本的順序語句有哪些？（變量）賦值語句；流程控制語句；等待語句；子程序調(diào)用語句；返回語句；空操作語句 VHDL Example：library ieee;use ieee.std_logic_1164.all; -庫聲明entity TONE isport(A,B:in std_logic; -實體定義C:out std_logic);end TONE;ar

7、chitecture EX of TONE is -結(jié)構(gòu)體定義beginC=A OR B;end EX;VHDL不區(qū)分大小寫EDA技術(shù)與項目訓(xùn)練選擇題1. 一個項目的輸入輸出端口是定義在 A 。 A. 實體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程體 2. 描述項目具有邏輯功能的是 B 。 A. 實體 B. 結(jié)構(gòu)體 C. 配置 D. 進(jìn)程 3. 關(guān)鍵字ARCHITECTURE定義的是 A 。A. 結(jié)構(gòu)體 B. 進(jìn)程 C. 實體 D. 配置 4. MAXPLUSII中編譯VHDL源程序時要求 C 。A.文件名和實體可不同名 B.文件名和實體名無關(guān) C. 文件名和實體名要相同 D. 不確定 5

8、. 1987標(biāo)準(zhǔn)的VHDL語言對大小寫是 D 。 A. 敏感的 B. 只能用小寫 C. 只能用大寫 D. 不敏感 6. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是 A 。 A. 必須以英文字母開頭 B.可以使用漢字開頭 C.可以使用數(shù)字開頭 D.任何字符都可以 7. 關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識符描述正確的是 B 。 A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 8. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 A 。 A. a_2_3 B

9、. a_2 C. 2_2_a D. 2a 10. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL語言中變量定義的位置是 D 。 A. 實體中中任何位置 B. 實體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置 13. VHDL語言中信號定義的位置是 D 。 A. 實體中任何位置 B. 實體中特定位置 C. 結(jié)構(gòu)體中任何位置D. 結(jié)構(gòu)體中特定位置14. 變量是局部量可以寫在 B 。

10、A. 實體中 B. 進(jìn)程中 C. 線粒體 D. 種子體中 15. 變量和信號的描述正確的是 A 。 A. 變量賦值號是:= B. 信號賦值號是:= C. 變量賦值號是= D. 二者沒有區(qū)別 16. 變量和信號的描述正確的是 B 。 A. 變量可以帶出進(jìn)程 B. 信號可以帶出進(jìn)程 C. 信號不能帶出進(jìn)程 D. 二者沒有區(qū)別17. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 D 。 A. 數(shù)據(jù)類型不同不能進(jìn)行運算 B. 數(shù)據(jù)類型相同才能進(jìn)行運算 C. 數(shù)據(jù)類型相同或相符就可以運算 D. 運算與數(shù)據(jù)類型無關(guān) 18. 下面數(shù)據(jù)中屬于實數(shù)的是 A 。 A. 4.2 B. 3 C. 1 D. “11011” 19.

11、下面數(shù)據(jù)中屬于位矢量的是 D 。A. 4.2 B. 3 C. 1 D. “11011” 20. 關(guān)于VHDL數(shù)據(jù)類型，正確的是 。 A. 用戶不能定義子類型 B. 用戶可以定義子類型 C. 用戶可以定義任何類型的數(shù)據(jù) D. 前面三個答案都是錯誤的 21. 可以不必聲明而直接引用的數(shù)據(jù)類型是 C 。 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三個答案都是錯誤的 22. STD_LOGIG_1164中定義的高阻是字符 D 。 A. X B. x C. z D. Z 23. STD_LOGIG_1164中字符H定義的是 A 。 A. 弱信號1 B. 弱

12、信號0 C. 沒有這個定義 D. 初始值 24. 使用STD_LOGIG_1164使用的數(shù)據(jù)類型時 B 。 A.可以直接調(diào)用 B.必須在庫和包集合中聲明 C.必須在實體中聲明 D. 必須在結(jié)構(gòu)體中聲明 25. 關(guān)于轉(zhuǎn)化函數(shù)正確的說法是 。 A. 任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化 B. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化 C. 任何數(shù)據(jù)類型都不能轉(zhuǎn)化 D. 前面說法都是錯誤的 26. VHDL運算符優(yōu)先級的說法正確的是 C 。 A. 邏輯運算的優(yōu)先級最高 B. 關(guān)系運算的優(yōu)先級最高 C. 邏輯運算的優(yōu)先級最低 D. 關(guān)系運算的優(yōu)先級最低 27. VHDL運算符優(yōu)先級的說法正確的是 A 。 A.

13、 NOT的優(yōu)先級最高 B. AND和NOT屬于同一個優(yōu)先級 C. NOT的優(yōu)先級最低 D. 前面的說法都是錯誤的 28. VHDL運算符優(yōu)先級的說法正確的是 D 。 A. 括號不能改變優(yōu)先級 B. 不能使用括號 C. 括號的優(yōu)先級最低 D. 括號可以改變優(yōu)先級 29. 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是 B 。 A. 0 B. 1 C. 2 D. 不確定 30. 關(guān)于關(guān)系運算符的說法正確的是 。 A. 不能進(jìn)行關(guān)系運算 B. 關(guān)系運算和數(shù)據(jù)類型無關(guān) C. 關(guān)系運算數(shù)據(jù)類型要相同 D. 前面的說法都錯誤 31. 轉(zhuǎn)換函數(shù)TO_BITVECT

14、OR(A)的功能是 。 A. 將STDLOGIC_VECTOR轉(zhuǎn)換為BIT_VECTOR B. 將REAL轉(zhuǎn)換為BIT_VECTOR C. 將TIME轉(zhuǎn)換為BIT_VECTOR D. 前面的說法都錯誤 32. VHDL中順序語句放置位置說法正確的是 。 A.可以放在進(jìn)程語句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的說法都正確 33. 不屬于順序語句的是 B 。 A. IF語句 B. LOOP語句 C. PROCESS語句 D. CASE語句 34. 正確給變量X賦值的語句是 B 。 A. X=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正確 35.

15、 EDA的中文含義是 A 。 A. 電子設(shè)計自動化 B. 計算機(jī)輔助計算 C. 計算機(jī)輔助教學(xué) D. 計算機(jī)輔助制造 36. 可編程邏輯器件的英文簡稱是 。 A. FPGA B. PLA C. PAL D. PLD 37. 現(xiàn)場可編程門陣列的英文簡稱是 。 A. FPGA B. PLA C. PAL D. PLD 38. 基于下面技術(shù)的PLD器件中允許編程次數(shù)最多的是 。 A. FLASH B. EEROM C. SRAM D. PROM 39. 在EDA中，ISP的中文含義是 。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 使用編程器燒寫PLD芯片 40. 在EDA中，IP

16、的中文含義是 。 A. 網(wǎng)絡(luò)供應(yīng)商 B. 在系統(tǒng)編程 C. 沒有特定意義 D. 知識產(chǎn)權(quán)核41. EPF10K20TC144-4具有多少個管腳 A 。 A. 144個 B. 84個 C. 15個 D. 不確定 42. EPF10K20TC144-X器件，如果X的值越小表示 。 A. 器件的工作頻率越小 B. 器件的管腳越少 C. 器件的延時越小 D. 器件的功耗越小 43. 如果a=1,b=1，則邏輯表達(dá)式（a XOR b） OR（ NOT b AND a）的值是 A 。 A. 0 B. 1 C. 2 D. 不確定 44. 執(zhí)行下列語句后Q的值等于 B 。SIGNAL E: STD_LOGIC

17、_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “” B. “” C. “” D. “” 45. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: signal declaration must have ；，but found begin instead. 其錯誤原因是 A 。A. 信號聲明缺少分號。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C.

18、設(shè)計文件的文件名與實體名不一致。 D. 程序中缺少關(guān)鍵詞。46. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error: VHDL syntax error: choice value length must match selector expression value length 其錯誤原因是 A 。A. 表達(dá)式寬度不匹配。 B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計文件的文件名與實體名不一致。 D. 程序中缺少關(guān)鍵詞。47. MAX+PLUSII的設(shè)計文件不能直接保存在 B 。 A 硬盤 B. 根目錄 C. 文件夾 D. 工程目錄 48. MAXPLUSII是哪個公司

19、的軟件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII不支持的輸入方式是 D 。 A. 文本輸入 B. 原理圖輸入 C. 波形輸入 D. 矢量輸入 50. MAXPLUSII中原理圖的后綴是 B 。 A. DOC B. GDF C. BMP D. JIF 51. 在一個VHDL設(shè)計中Idata是一個信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個賦值語句是錯誤的。 D 。 A.idata = “”; B.idata = b”0000_1111”;C.idata = X”AB” D. idata = B”21”;

20、52. 在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是 D 。 A.if clkevent and clk = 1 then B.if falling_edge(clk) thenC.if clkevent and clk = 0 then D.if clkstable and not clk = 1 then53. 下面對利用原理圖輸入設(shè)計方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計的描述中，那一種說法是不正確的。 。 A.原理圖輸入設(shè)計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；B.原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法；C.原理圖輸入設(shè)計方法無法對電路進(jìn)行功能描述；D.原理圖輸入設(shè)計方法

21、也可進(jìn)行層次化設(shè)計。54. 在一個VHDL設(shè)計中idata是一個信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍0 to 127，下面哪個賦值語句是正確的。 C 。 A.idata := 32; B.idata = 16#A0#; C.idata set project to current file B. assignpin/location chipC. nodeenter node from SNFD. filecreate default symbol61. 在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為 D 。 A.仿真器B.綜合器C.適配器D.下載器62. VHDL文本編

22、輯中編譯時出現(xiàn)如下的報錯信息Error: Cant open VHDL “WORK” 其錯誤原因是 B 。A. 錯將設(shè)計文件的后綴寫成.tdf，而非.vhd 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計文件的文件名與實體名不一致。D. 程序中缺少關(guān)鍵詞。63. 在VHDL的CASE語句中，條件句中的“=”不是操作符號，它只相當(dāng)與 B 作用。A. IFB. THENC. ANDD. OR64. 下面哪一條命令是MAXPLUSII軟件中引腳鎖定的命令 C 。A fileset project to current fileBnodeenter node from SNFC ass

23、ignpin/location chipD filecreate default symbol65. 下列關(guān)于信號的說法不正確的是 C 。A . 信號相當(dāng)于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點。B. 信號的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C. 在同一進(jìn)程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。66. 下面哪一個可以用作VHDL中的合法的實體名 D 。A. ORB. VARIABLE C. SIGNALD. OUT167. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Error:Line1,File e:muxfilemux21.td

24、f: TDF syntax error 其錯誤原因是 A 。A. 錯將設(shè)計文件的后綴寫成.tdf 而非.vhd 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計文件的文件名與實體名不一致。D. 程序中缺少關(guān)鍵詞。68. 下列關(guān)于變量的說法正確的是 A 。A. 變量是一個局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個延時。C. 在進(jìn)程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表達(dá)式為：目標(biāo)變量名NULL；語句。C. CASE語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn) 。D. CASE語句執(zhí)行必須選中，

25、且只能選中所列條件語句中的一條。70. VHDL中,為目標(biāo)變量賦值符號是 D 。A. =:B. =C. =D.:=71. 在VHDL中,可以用語句 D 表示檢測clock下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clock event and clock=072.在VHDL的FOR_LOOP語句中的循環(huán)變量是一個臨時變量，屬于LOOP語句的局部量， B 事先聲明。 A. 必須B. 不必C. 其類型要D.其屬性要73. 在VHDL中，語句”FOR I IN 0 TO 7 LOOP ”定義循環(huán)次數(shù)為 A 次。A. 8B.

26、 7C. 0D.174. 在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由 B 語句組成的。A. 順序B. 順序和并行C. 并行D.任何75. 執(zhí)行MAX+PLUSII的 C 命令，可以對設(shè)計的電路進(jìn)行仿真。A.Creat Default SymbolB.CompilerC.SimulatorD.Programmer76. 在VHDL中，PROCESS本身是 C 語句。A. 順序B.順序和并行C.并行D.任何77. 下面哪一個是VHDL中的波形編輯文件的后綴名 B 。A. gdfB. scfC. sys D. tdf78. 在元件例化語句中，用 D 符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與P

27、ORT MAP（）中的信號名關(guān)聯(lián)起來。A. =B. :=C. 79.在VHDL中，含WAIT語句的進(jìn)程PROCESS的括弧中 B 再加敏感信號，否則則是非法的。A. 可以B.不能C. 必須D. 有時可以80.在MAX+PLUSII集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是 D 。 A. 綜合B. 編譯C. 仿真D.被高層次電路設(shè)計調(diào)用81.在MAX+PLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計文件是否正確的過程稱為 。A. 編輯B. 編譯C. 綜合D. 編程82. VHDL文本編輯中編譯時出現(xiàn)如下的報錯信息Err

28、or: VHDL Design File “mux21” must contain an entity of the same name 其錯誤原因是 C 。A. 錯將設(shè)計文件的后綴寫成.tdf 而非.vhd 。B. 錯將設(shè)計文件存入了根目錄，并將其設(shè)定成工程。 C. 設(shè)計文件的文件名與實體名不一致。 D. 程序中缺少關(guān)鍵詞。83. 執(zhí)行下列語句后Q的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1,

29、 7=E (5), OTHERS=E (4);A “” B. “” C. “” D. “” 84. 綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中， 是錯誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件； B. 為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。 D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；85. 關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字

30、中數(shù)值最小的一個： A. 2#1111_1110#B. 8#276# C. 10#170#D. 16#E#E186. 以下對于進(jìn)程PROCESS的說法，正確的是： C 。A. 進(jìn)程之間可以通過變量進(jìn)行通信 B. 進(jìn)程內(nèi)部由一組并行語句來描述進(jìn)程功能C. 進(jìn)程語句本身是并行語句 D.一個進(jìn)程可以同時描述多個時鐘信號的同步時序邏輯87. 進(jìn)程中的信號賦值語句，其信號更新是 。A.按順序完成； B.比變量更快完成；C.在進(jìn)程的最后完成； D.以上都不對。88關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個： 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E189VH

31、DL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述 。A器件外部特性； B器件的內(nèi)部功能；C器件的綜合約束；C 器件外部特性與內(nèi)部功能。90下列標(biāo)識符中， B 是不合法的標(biāo)識符。A. State0B. 9moonC. Not_Ack_0D. signal91在VHDL中，IF語句中至少應(yīng)有1個條件句，條件句必須由 表達(dá)式構(gòu)成。A. BITB. STD_LOGICC. BOOLEAND. INTEGER92. 在VHDL中 D 不能將信息帶出對它定義的當(dāng)前設(shè)計單元。A. 信號B. 常量C. 數(shù)據(jù)D. 變量93.在VHDL中，為定義的信號賦初值，應(yīng)該使用_D_

32、 符號。A. =：B. =C. :=D. =94.在VHDL中，一個設(shè)計實體可以擁有一個或多個 D A. 設(shè)計實體B. 結(jié)構(gòu)體 C. 輸入 D. 輸出95. 執(zhí)行下列語句后Q的值等于 A 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E1, 4=1, OTHERS=0);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4); A “” B. “” C. “” D. “” 96. 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型

33、中是用 表示的。 A 小寫字母和數(shù)字 B. 大寫字母數(shù)字 C.大或小寫字母和數(shù)字 D. 全部是數(shù)字 97. 執(zhí)行MAX+PLUSII的 A 命令，可以為設(shè)計電路建立一個元件符號。A create default symbol B. simulator C. compiler D. timing analyzer 98. 在VHDL中，條件信號賦值語句WHEN_ELSE屬于 語句。A 并行和順序 B. 順序 C. 并行 D. 不存在的 99. 在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 C 種邏輯值。A 2 B. 3 C. 9 D. 8 100.一個能為VHDL綜合器

34、接受，并能作為一個獨立的設(shè)計單元的完整的VHDL程序成為 。A 設(shè)計輸入 B. 設(shè)計輸出 C. 設(shè)計實體 D. 設(shè)計結(jié)構(gòu) 一、填空題(本大題共10小題，每空1分，共20 分)1一般把EDA技術(shù)的發(fā)展分為MOS時代、MOS時代和ASIC三個階段。2EDA設(shè)計流程包括設(shè)計輸入、設(shè)計實現(xiàn)、實際設(shè)計檢驗和下載編程四個步驟。3EDA設(shè)計輸入主要包括圖形輸入、HDL文本輸入和狀態(tài)機(jī)輸入。4時序仿真是在設(shè)計輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時序關(guān)系仿真,因此又稱為功能仿真。5VHDL的數(shù)據(jù)對象包括變量、常量和信號，它們是用來存放各種類型數(shù)據(jù)的容器。6圖形文件設(shè)計結(jié)束后一定要通過仿真，檢查設(shè)

35、計文件是否正確。7以EDA方式設(shè)計實現(xiàn)的電路設(shè)計文件，最終可以編程下到FPGA和CPLD 芯片中，完成硬件設(shè)計和驗證。8MAX+PLUS的文本文件類型是（后綴名）.VHD。9在PC上利用VHDL進(jìn)行項目設(shè)計，不允許在根目錄下進(jìn)行，必須在根目錄為設(shè)計建立一個工程目錄。10VHDL源程序的文件名應(yīng)與實體名相同，否則無法通過編譯。二、選擇題：(本大題共5小題，每小題3分，共15 分)。11 在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（C ）A.仿真器 B.綜合器 C.適配器 D.下載器12 在執(zhí)行MAX+PLUS的（d ）命令，可以精確分析設(shè)計電路輸入與輸出波形間的延時量。A .Crea

36、te default symbol B. SimulatorC. Compiler D.Timing Analyzer13VHDL常用的庫是（A ）A. IEEE B.STD C. WORK D. PACKAGE14下面既是并行語句又是串行語句的是（C ）A.變量賦值 B.信號賦值 C.PROCESS語句 D.WHENELSE語句15在VHDL中，用語句（D ）表示clock的下降沿。A. clockEVENT B. clockEVENT AND clock=1 C. clock=0 D. clockEVENT AND clock=0三、名詞解釋題:（本大題共3題，每小題3分，共計9分）16

37、EDA: 電子設(shè)計自動化17VHDL和FPGA: 超高速硬件描述語言 現(xiàn)場可編程門陣列1.一個項目的輸入輸出端口是定義在（ ）1-5 ACDCD 6-10 CCACAA. 實體中；.B. 結(jié)構(gòu)體中；C. 任何位置；D. 進(jìn)程中。2. MAXPLUS2中編譯VHDL源程序時要求( )A. 文件名和實體可以不同名；B. 文件名和實體名無關(guān)；C. 文件名和實體名要相同；D. 不確定。3. VHDL語言中變量定義的位置是( )A. 實體中中任何位置；B. 實體中特定位置；C. 結(jié)構(gòu)體中任何位置；D. 結(jié)構(gòu)體中特定位置。4.可以不必聲明而直接引用的數(shù)據(jù)類型是( )A. STD_LOGIC ；B. STD

38、_LOGIC_VECTOR；C. BIT；D. ARRAY。5. MAXPLUS2不支持的輸入方式是( )A 文本輸入；.B. 原理圖輸入；C. 波形輸入；D. 矢量輸入。6.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是( )A. FPGA全稱為復(fù)雜可編程邏輯器件；B. FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D. 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。7.下面不屬于順序語句的是( )A. IF語句；B. LOOP語句；C. PROCESS語句；D. C

39、ASE語句。8. VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路模塊）包括實體與結(jié)構(gòu)體兩部分，實體體描述的是( )A. 器件外部特性；B. 器件的內(nèi)部功能；C. 器件的綜合約束；D. 器件外部特性與內(nèi)部功能。9. 進(jìn)程中的信號賦值語句，其信號更新是( )A. 按順序完成；B. 比變量更快完成；C. 在進(jìn)程的最后完成；D. 都不對。10. 嵌套使用IF語句，其綜合結(jié)果可實現(xiàn)：( )A. 帶優(yōu)先級且條件相與的邏輯電路；B. 條件相或的邏輯電路；C. 三態(tài)控制電路；D. 雙向控制電路。一、選擇題：（20分）1 下列是EDA技術(shù)應(yīng)用時涉及的步驟：A. 原理圖/HDL文本輸入; B. 適配; C. 時序仿真; D. 編程下載; E. 硬件測試; F. 綜合請選擇合適的項構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計流程：A _F_ _B_ _C_ D _E_2 PLD的可編程主要基于A. LUT結(jié)構(gòu) 或者 B. 乘積項結(jié)構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 _A_ CPLD 基于 _B_3 在狀態(tài)機(jī)的具體實現(xiàn)時，往往需要針對具體的器件類型來選擇合適的狀態(tài)機(jī)編碼。對于A. FPGA B. CPLD 兩類器件：一位熱碼 狀態(tài)機(jī)編碼方式 適合于 _A_ 器件；順序編碼 狀態(tài)機(jī)編碼方式 適合于 _B_ 器件；4