組合邏輯電路的分析和設(shè)計(jì)ppt課件

1、4 組合邏輯電路的分析和設(shè)計(jì),4.8 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn),4.1 概述,4.2 門(mén)級(jí)組合邏輯電路的分析與設(shè)計(jì),4.3 編碼器與譯碼器,4.4 多路選擇器和多路分配器,4.5 加法器和比較器,4.6 基于MSI邏輯電路的分析,4.7 基于MSI邏輯電路的設(shè)計(jì),4.1 概述,數(shù)字電路可分為組合邏輯電路和時(shí)序邏輯電路兩大部分,1. 組合邏輯電路,在任何時(shí)刻，邏輯電路的輸出狀態(tài)只取決于電路各輸入狀態(tài)的組合，而與電路原來(lái)的狀態(tài)無(wú)關(guān),a. 電路中就不包含記憶性元器件,2. 組合邏輯電路的主要特點(diǎn),b. 而且輸出與輸入之間沒(méi)有反饋連線(xiàn),c. 門(mén)電路是組合電路的基本單元,d. 輸出與電路原來(lái)狀態(tài)無(wú)關(guān),

2、3. 組合邏輯電路的方框圖,A1、A2、An 輸入邏輯變量,L1、L2、Lm輸出邏輯變量,圖中,Li = fi (A1、A2、An) i = (1、2、m,輸出與輸入之間的邏輯關(guān)系,組合邏輯電路可以有多個(gè)輸入端和多個(gè)輸出端,4. 組合邏輯電路中的兩類(lèi)問(wèn)題,1) 組合邏輯電路的分析,根據(jù)已知的邏輯電路圖分析電路的邏輯功能,2) 組合邏輯電路的設(shè)計(jì),根據(jù)邏輯問(wèn)題，得出滿(mǎn)足要求的邏輯電路圖或VHDL語(yǔ)言程序等設(shè)計(jì)結(jié)果,4.2 門(mén)級(jí)組合邏輯電路的分析與設(shè)計(jì),4.2.1 分析方法,門(mén)級(jí)組合邏輯電路的基本單元是各種基本門(mén)電路,分析過(guò)程一般步驟,a. 根據(jù)給定的邏輯電路，從輸入端開(kāi)始，逐級(jí)推導(dǎo)出輸出端的邏輯

3、函數(shù)表達(dá)式,b. 根據(jù)輸出函數(shù)表達(dá)式列出真值表,c. 用文字概括出電路的邏輯功能,d. 對(duì)原電路進(jìn)行改進(jìn)設(shè)計(jì)， 尋找最佳方案(這一步不一定都要進(jìn)行,例1 分析圖示電路的邏輯功能,解 (1) 寫(xiě)出邏輯表達(dá)式,2) 變換邏輯函數(shù),3) 根據(jù)函數(shù)表達(dá)式列真值表,4) 分析邏輯功能,輸入變量A、B和C中有兩個(gè)以上取值為1時(shí)，輸出函數(shù)L=1；否則L= 0,三變量的多數(shù)表決器,例2 試分析下圖所示邏輯電路的功能,解 （1）由圖寫(xiě) 表達(dá)式,上頁(yè),下頁(yè),返回,2）列出真值表,3） 分析功能,本電路是自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路,例3 分析圖示組合電路的邏輯功能,解 (1) 列出該電路的輸出邏輯表達(dá)式,2)

4、列真值表,a. 由表達(dá)式,當(dāng)A=1與B=0時(shí)，F(xiàn)1=1,當(dāng)A=0與B=1時(shí)，F(xiàn)2=1,3) 分析邏輯功能,可知,b. 綜合考慮F1和F2的值，可推得電路的邏輯功能,當(dāng)AB時(shí)， F1F2=10,當(dāng)AB時(shí)， F1F2=01,當(dāng)A=B時(shí)， F1F2=00,即 根據(jù)F1F2的值，可判斷A、B之間的關(guān)系， 是A大于B， A小于B，還是A等于B,F1F2不可能等于11,例4 分析圖示組合電路的邏輯功能,解 (1) 列出邏輯表達(dá),2) 化簡(jiǎn)表達(dá)式,3) 列真值表,使F=1的條件是,4) 分析邏輯功能,由真值表可知,或,4.2.2 設(shè)計(jì)方法,設(shè)計(jì)步驟如下,列邏輯真值表,實(shí)際的邏輯問(wèn)題，通常是一段文字說(shuō)明或者是

5、數(shù)據(jù)記錄及邏輯框圖，稱(chēng)之為邏輯命題,首先根據(jù)邏輯命題選取輸入邏輯變量和輸出邏輯變量,然后用二值邏輯的0和1分別代表輸入和輸出邏輯變量的兩種不同狀態(tài)，稱(chēng)為邏輯賦值,最后根據(jù)實(shí)際邏輯問(wèn)題的因果關(guān)系列出邏輯真值表,根據(jù)化簡(jiǎn)后的邏輯函數(shù)式，畫(huà)出門(mén)級(jí)邏輯電路圖,對(duì)邏輯函數(shù)式進(jìn)行化簡(jiǎn)和變換,根據(jù)選用的邏輯門(mén)的類(lèi)型，將函數(shù)式化簡(jiǎn)或變換為最簡(jiǎn)式。選用的邏輯門(mén)不同，化簡(jiǎn)的形式也不同,畫(huà)出邏輯電路圖,在實(shí)際數(shù)字電路設(shè)計(jì)中，還須選擇器件型號(hào),由真值表寫(xiě)出邏輯函數(shù)表達(dá)式,寫(xiě)出邏輯函數(shù)表達(dá)式,例5 設(shè)計(jì)三變量表決器，其中A具有否決權(quán)。選用與非門(mén)來(lái)實(shí)現(xiàn),對(duì)于變量作如下規(guī)定,解 (1) 列出真值表,設(shè)A、B、C分別代表參加

6、表決的邏輯變量,A、B、C為 1 表示贊成， 為 0 表示反對(duì),F=1 表示通過(guò)，F(xiàn)=0 表示被否決,F為表決結(jié)果,真 值 表,寫(xiě)出邏輯函數(shù)表達(dá)式,3) 函數(shù)化簡(jiǎn),選用與非門(mén)來(lái)實(shí)現(xiàn),畫(huà)出邏輯電路圖,例6 為燃油蒸汽鍋爐設(shè)計(jì)一個(gè)過(guò)熱報(bào)警裝置。用三個(gè)數(shù)字傳感器分別監(jiān)視燃油噴嘴的開(kāi)關(guān)狀態(tài)、鍋爐中的水溫和壓力是否超標(biāo)。當(dāng)噴嘴打開(kāi)且壓力或水溫過(guò)高時(shí)，都應(yīng)發(fā)出報(bào)警信號(hào),解 (1) 列真值表,C表示噴嘴開(kāi)關(guān)邏輯狀態(tài): 1開(kāi)，0關(guān),A表示壓力邏輯狀態(tài): 1過(guò)高,0正常,B表示鍋爐水溫邏輯狀態(tài): 1過(guò)高,0正常,L表示報(bào)警信號(hào)： 1報(bào)警，0正常,2) 寫(xiě)出邏輯函數(shù)表達(dá)式,將上式變換為與非與非表達(dá)式,化簡(jiǎn)邏輯函數(shù)

7、為最簡(jiǎn)與或式,若用集成門(mén)實(shí)現(xiàn)與或式，至少需要兩種類(lèi)型的門(mén)電路,4) 畫(huà)邏輯電路圖,若用集成門(mén)實(shí)現(xiàn)與非式，則僅需要一種類(lèi)型的門(mén)電路,例7 試用與或非門(mén)設(shè)計(jì)一個(gè)操作碼形成器，如圖所示。當(dāng)按下*、+、-各個(gè)操作鍵時(shí)，要求分別產(chǎn)生乘法、加法和減法的操作碼01、10和11,解 (1) 邏輯問(wèn)題的描述,設(shè)當(dāng)按下某一操作鍵時(shí)，相應(yīng)輸入變量的取值為 “1”，否則，取值為“0,正常情況下，某一時(shí)刻只按下一個(gè)操作鍵，所以 輸入變量A、B、C對(duì)取值“1”是互斥的,由此可得下列約束方程,約束方程,由上式可推得下列任意項(xiàng),即,2) 列出真值表,3) 列函數(shù)表達(dá)式,4) 邏輯函數(shù)的化簡(jiǎn),a. 化簡(jiǎn)F2,b. 化簡(jiǎn)F1,5

8、) 邏輯函數(shù)的變換,本題要求用與或非門(mén)實(shí)現(xiàn)，故對(duì)上式兩次取反,得,6) 畫(huà)邏輯圖,3. 用與非門(mén)設(shè)計(jì)一個(gè)譯碼器，其輸入為A、B、C，輸出為F0F4。要求當(dāng)ABC取值為000100時(shí)，F(xiàn)0F4分別為“1”，而當(dāng)ABC取值為101111時(shí)， F0F4的值可為任意,1.選用非門(mén)、異或門(mén)、與或非門(mén)三種器件,設(shè)計(jì)一個(gè)一位全減器,2.用門(mén)電路設(shè)計(jì)一個(gè)將8421 BCD碼轉(zhuǎn)換為余3碼的變換電路,4.3 編碼器與譯碼器,4.3.1 編碼器,將二進(jìn)制數(shù)碼(0或1)按一定規(guī)則組成代碼表示一個(gè)特定對(duì)象，稱(chēng)為二進(jìn)制編碼,具有編碼功能的電路稱(chēng)為編碼電路，而相應(yīng)的MSI芯片稱(chēng)為編碼器(Encoder,1) 二進(jìn)制編碼,2

9、) 編碼器(Encoder,按照被編對(duì)象的不同特點(diǎn)和編碼要求，有各種不同的編碼器，如二進(jìn)制編碼器、優(yōu)先編碼器和8421BCD編碼器等,3) 編碼器的分類(lèi),1. 二進(jìn)制編碼器,用n位二進(jìn)制代碼對(duì)N=2n個(gè)一般信號(hào)進(jìn)行編碼的電路，叫做二進(jìn)制編碼器,二進(jìn)制編碼器也稱(chēng)之為2n n線(xiàn)二進(jìn)制編碼器,1) 二進(jìn)制編碼器的主要特點(diǎn),任何時(shí)刻只允許輸入一個(gè)有效信號(hào)，不允許同時(shí)出現(xiàn)兩個(gè)或兩個(gè)以上的有效信號(hào)，因而其輸入是一組有約束(互相排斥)的變量,2) 三位二進(jìn)制編碼器,a. 編碼器框圖,又稱(chēng)這種編碼器為8線(xiàn)3線(xiàn)編碼器,輸入是I0I78個(gè)高電平信號(hào),輸出是三位二進(jìn)制代碼A2、A1、A0,二進(jìn)制編碼器功能表,b.

10、8線(xiàn)3線(xiàn)編碼器器功能表,功能表是一種簡(jiǎn)化的真值表，表中沒(méi)有列出輸入邏輯變量的所有取值的組合,由表得出編碼器的輸出函數(shù)為,二進(jìn)制編碼器功能表,因?yàn)槿魏螘r(shí)刻I0I7當(dāng)中僅有一個(gè)取值為1，利用這個(gè)約束條件將上式化簡(jiǎn)，得到,三位二進(jìn)制編碼器,和二進(jìn)制編碼器特點(diǎn)一樣，任何時(shí)刻只允許輸入一個(gè)有效信號(hào),2. 二十進(jìn)制(BCD)編碼器,將十進(jìn)制數(shù)0、 1、 2、 3、 4、 5、 6、 7、 8、 9 等10個(gè)信號(hào)編成二進(jìn)制代碼的電路叫做二十進(jìn)制編碼器,編碼器輸入是代表09這10個(gè)數(shù)符的狀態(tài)信號(hào)，有效信號(hào)為1(即某信號(hào)為1時(shí)， 則表示要對(duì)它進(jìn)行編碼)，輸出是相應(yīng)的BCD碼，因此也稱(chēng)10線(xiàn)4線(xiàn)編碼器,8421

11、BCD碼編碼表,8421BCD碼編碼器,3.優(yōu)先編碼器,優(yōu)先編碼器常用于優(yōu)先中斷系統(tǒng)和鍵盤(pán)編碼。與普通編碼器不同，優(yōu)先編碼器允許多個(gè)輸入信號(hào)同時(shí)有效，但它只按其中優(yōu)先級(jí)別最高的有效輸入信號(hào)編碼，對(duì)級(jí)別較低的輸入信號(hào)不予理睬,常用的MSI優(yōu)先編碼器有10線(xiàn)4線(xiàn)(如74LS147)、 8線(xiàn)3線(xiàn)(如74LS148,1) 優(yōu)先編碼器74LS147,d. 在框外小圓圈對(duì)應(yīng)的輸入和輸出變量上冠以“ ”號(hào)與之對(duì)應(yīng)。這樣輸入輸出端的小圓圈可以理解為邏輯非運(yùn)算,符號(hào)圖說(shuō)明（限本教材,a. 符號(hào)圖框內(nèi)所有變量均為正邏輯,b.框外輸入端的小圓圈表示輸入信號(hào)低電平(邏輯0)有效,c. 輸出端的小圓圈表示反碼輸出,a.

12、 74LS147符號(hào)圖,b. 編碼器74LS147功能表,74LS147符號(hào)圖,2) 優(yōu)先編碼器74LS148,a. 邏輯符號(hào),c. E1為使能(允許)輸入端，低電平有效；當(dāng)E1=0時(shí)，電路允許編碼；當(dāng)E1=1時(shí)，電路禁止編碼，輸出C、B、A均為高電平,各引出端功能如下,a. 70為信號(hào)輸入端，7的優(yōu)先級(jí)別最高，0的級(jí)別最低,b. C、B、A 為代碼輸出端，C為最高位,d. E0和CS為使能輸出端和優(yōu)先標(biāo)志輸出端，主要用于級(jí)聯(lián)和擴(kuò)展,b. 74LS148的功能表,4.3.2 譯碼器,譯碼是編碼的逆過(guò)程,具有譯碼功能的電路稱(chēng)為譯碼電路，而相應(yīng)的MSI芯片稱(chēng)為譯碼器（Decoder,若譯碼器有n個(gè)

13、輸入端，則最多有2n個(gè)輸出端，這種譯碼器被稱(chēng)為n- 2n線(xiàn)譯碼器,譯碼器也有多個(gè)輸出有效電平，如七段顯示譯碼器等,若譯碼器只有一個(gè)輸出端為有效電平，其余輸出端為相反電平，則被稱(chēng)為惟一地址譯碼電路，或基本譯碼器,基本譯碼器常用于計(jì)算機(jī)中對(duì)存儲(chǔ)單元地址的譯碼,1. 基本譯碼器的功能描述(以74LS138為例,1) 74LS138符號(hào)圖,74LS138是最常用的集成譯碼器之一，它有三個(gè)譯碼輸入端A2、A1和A0，八個(gè)輸出端，因此又稱(chēng)為3-8譯碼器,圖中STA、STB和STC是三個(gè)控制輸入端(使能控制端,當(dāng)STA=1， 時(shí)，譯碼器處于工作狀態(tài),當(dāng)STA=0或者 時(shí)，譯碼器被禁止(即譯碼器不工作,b.

14、可以用來(lái)擴(kuò)展輸入變量數(shù)(功能擴(kuò)展,使能端的用途,a. 可以引入選通脈沖，以抑制冒險(xiǎn)脈沖的發(fā)生,2) 3-8線(xiàn)譯碼器74LS138的功能表,輸出端反碼分別對(duì)應(yīng)著二進(jìn)制碼A2A1A0的所有最小項(xiàng)的非，因此，該譯碼器又稱(chēng)為最小項(xiàng)惟一譯碼器,譯碼器輸出端的邏輯函數(shù)式為,2.譯碼器的擴(kuò)展(3-8譯碼器擴(kuò)展為4-16譯碼器,4-16譯碼器功能框圖,常用的416線(xiàn)譯碼器有74LS154、CD4514B、CD4515B等,3. 譯碼器的應(yīng)用,二進(jìn)制譯碼器的應(yīng)用很廣，典型的應(yīng)用有以下幾種,1) 實(shí)現(xiàn)存儲(chǔ)系統(tǒng)的地址譯碼,2) 實(shí)現(xiàn)邏輯函數(shù),3) 帶使能端的譯碼器可用作數(shù)據(jù)分配器或脈沖分配器,例1 試用38譯碼器7

15、4LS138實(shí)現(xiàn)函數(shù),解,由于譯碼器的每個(gè)輸出端對(duì)應(yīng)著一個(gè)地址輸入變量的最小項(xiàng)，而任何邏輯函數(shù)都可寫(xiě)為最小項(xiàng)之和的表達(dá)式，因此可用這類(lèi)譯碼器方便地構(gòu)成多輸出的邏輯函數(shù)發(fā)生器,因?yàn)镕1、F2均為三變量函數(shù)，首先令函數(shù)的輸入變量ABC=A2A1A0，然后將F1、F2變換為譯碼器輸出的形式,用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)的電路,例2 試用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù),解 (1) 將函數(shù)寫(xiě)成最小項(xiàng)表達(dá)式如下,選用3-8線(xiàn)譯碼器74LS138,2) 根據(jù)邏輯函數(shù)的變量個(gè)數(shù)確定譯碼器規(guī)模,令 CBA= A2 A1 A0,將L1、L2寫(xiě)為如下形式,3) 畫(huà)出用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)的電路,4. 二十進(jìn)制譯碼器,二

16、十進(jìn)制譯碼器也稱(chēng)BCD譯碼器，它的功能是將輸入的一位BCD碼譯成10個(gè)高、低電平輸出信號(hào)，因此也叫410譯碼器,二十進(jìn)制譯碼器的邏輯符號(hào),功能表,BCD譯碼器的邏輯符號(hào),例2 用 4-10譯碼器(8421BCD碼譯碼器)實(shí)現(xiàn)單“1”檢測(cè)電路,解 單“1”檢測(cè)的函數(shù)式為,單“1”檢測(cè)電路,4.3.3 BCD七段顯示譯碼器,數(shù)字系統(tǒng)中運(yùn)行的是二進(jìn)制數(shù)，但在數(shù)字測(cè)量?jī)x表和各種顯示系統(tǒng)中，為了便于表示測(cè)量和運(yùn)算的結(jié)果以及對(duì)系統(tǒng)的運(yùn)行情況進(jìn)行監(jiān)測(cè)，常需將數(shù)字量用人們習(xí)慣的十進(jìn)制字符直觀(guān)地顯示出來(lái)，這就要靠專(zhuān)門(mén)的譯碼電路把二進(jìn)制數(shù)譯成十進(jìn)制字符，通過(guò)驅(qū)動(dòng)電路由數(shù)碼顯示器顯示出來(lái)。在中規(guī)模集成電路中，常把譯

17、碼和驅(qū)動(dòng)電路集于一體，用來(lái)驅(qū)動(dòng)數(shù)碼顯示管,數(shù)碼管通過(guò)發(fā)光段，可以將BCD碼變成十進(jìn)制數(shù)字，并在數(shù)碼管上顯示出來(lái),數(shù)碼管根據(jù)發(fā)光段數(shù)分為七段數(shù)碼管和八段數(shù)碼管,熒光材料(稱(chēng)為熒光數(shù)碼管,發(fā)光段可以用,發(fā)光二極管(稱(chēng)為L(zhǎng)ED數(shù)碼管,液晶(稱(chēng)為L(zhǎng)CD數(shù)碼管,1. 七段數(shù)碼管的結(jié)構(gòu)及工作原理,1) 七段數(shù)碼管的結(jié)構(gòu),七段數(shù)碼管亦稱(chēng)為L(zhǎng)ED數(shù)碼管,有七個(gè)發(fā)光段(a、b、c、d、e、f、g,LED數(shù)碼管的每個(gè)段為一個(gè)或數(shù)個(gè)發(fā)光二極管，加上適當(dāng)?shù)碾妷簳r(shí)，對(duì)應(yīng)段就發(fā)光,BCD碼相應(yīng)發(fā)光段對(duì)照表,2) 半導(dǎo)體發(fā)光二極管,a) 伏安特性,b) 集成與非門(mén)驅(qū)動(dòng)電路,LED數(shù)碼管的內(nèi)部?jī)煞N接法,a) 共陽(yáng)極 (b)

18、共陰極,2. BCD七段譯碼器,1) BCD七段譯碼器74LS47的符號(hào)圖,輸出是驅(qū)動(dòng)數(shù)碼管工作的七段反碼 ，即低電平有效,輸入A3A2A1A0是四位BCD碼,輔助控制信號(hào)輸入端,試燈輸入端，用來(lái)測(cè)試七段數(shù)碼管的好壞,熄滅信號(hào)輸入端，可控制數(shù)碼管是否顯示,滅零輸入端，用來(lái)熄滅不需要顯示的0,滅零信號(hào)輸出端,和 在芯片內(nèi)部是連在一起的，共用一根管腳/引出,當(dāng) =0、 時(shí)，不論和A3A2A1A0輸入為何，顯示數(shù)碼管的七段全亮，工作時(shí)應(yīng)置 =1,當(dāng) =1， =0，且A3A2A1A0=0000時(shí)，數(shù)碼管不顯示， 輸出為0,在多位數(shù)顯示電路中，在顯示數(shù)據(jù)小數(shù)點(diǎn)左邊，將高位的 與相鄰低位的 相連，最高位

19、接地；在小數(shù)點(diǎn)右邊將低位的 接到相鄰高位的 上，最低位的 接地。這樣，可將有效數(shù)字前后的零滅掉,BCD七段譯碼器74LS47功能表,數(shù)字顯示譯碼器,d. TTL集成電路的低電平驅(qū)動(dòng)能力比高電平驅(qū)動(dòng)能力大得多，所以常用低電平有效的七段譯碼器,注意,a. 當(dāng)選用共陽(yáng)極LED數(shù)碼管時(shí)，應(yīng)使用低電平有效的七段譯碼器驅(qū)動(dòng)(如7446、7447,b. 當(dāng)選用共陰極LED數(shù)碼管時(shí)，應(yīng)使用高電平有效的七段譯碼器驅(qū)動(dòng)(如7448、7449,c. 通常1英寸以上的顯示器每個(gè)發(fā)光段由多個(gè)二極管組成，需要較大的驅(qū)動(dòng)電流,4.4 多路選擇器和多路分配器,4.4.1 多路選擇器(MUX,在數(shù)字系統(tǒng)中，有時(shí)需要將多路數(shù)字信

20、息分時(shí)地從一條通道傳送，完成這一功能的電路稱(chēng)為多路數(shù)據(jù)選擇器(Multiplexer，簡(jiǎn)稱(chēng)MUX,1. MUX功能描述,1) 數(shù)據(jù)選擇器框圖,功能類(lèi)似于一個(gè)單刀多擲開(kāi)關(guān),數(shù)據(jù)選擇器框圖,有n位地址輸入、2n位數(shù)據(jù)輸入、1位輸出,在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出,等效電路,常用的數(shù)據(jù)選擇器有2選1、4選1、8選1、16選1等,數(shù)據(jù)選擇器框圖,等效電路,n個(gè)地址輸入端可選擇2n路輸入數(shù)據(jù)，稱(chēng)為2n選1多路選擇器,2) 4選1數(shù)據(jù)選擇器,a. 4選1數(shù)據(jù)選擇器的邏輯圖及符號(hào),b. 4選1數(shù)據(jù)選擇器的功能表,c. 4選1數(shù)據(jù)選擇器的輸出表達(dá)式,式中，mi是地址變量A1、A0所對(duì)應(yīng)的最小

21、項(xiàng)，稱(chēng)地址最小項(xiàng),3) 中規(guī)模雙4選1數(shù)據(jù)選擇器74LS253,a. 74LS253及符號(hào),選擇器由兩個(gè)完全相同的4選1數(shù)據(jù)選擇器構(gòu)成,1D01D3、2D02D3是兩組獨(dú)立的數(shù)據(jù)輸入端,1Y、2Y分別為兩組獨(dú)立的輸出端,A1和A0是共用地址輸入端,1EN 和2EN 分別是兩路選通輸入端,選通信號(hào)等于1時(shí)，選擇器被禁止,選通信號(hào)為0時(shí)，選擇器把與地址碼相應(yīng)的一路數(shù)據(jù)選送到輸出端,b. 輸出邏輯表達(dá)式,c. 功能表,選擇器被禁止時(shí)，輸出為高阻狀態(tài)(用Z表示,74LS251、 74LS253、 74LS257是三態(tài)MUX,a. 8選1 MUX的邏輯符號(hào),4) 8選1 MUX,b. 輸出表達(dá)式,c.

22、8選1 MUX的功能表,c. 16選1MUX,5) 常用的MUX的型號(hào),a. 雙4選1 MUX,74LS253、74153和MC14539B等,b. 8選1MUX,74LS151、74152 、74251和CD4512B等,74LS150、74850和74851等,2. MUX的擴(kuò)展,a. 一片74LS253和若干門(mén)電路可將雙4選1MUX擴(kuò)展為一個(gè)8選1的MUX,由于未選通的MUX輸出端為高阻，因此可以將兩個(gè)MUX的輸出端直接連在一起,當(dāng)A2A1A0為100111時(shí)，選通2D02D3,由圖可知,當(dāng)A2A1A0為000011時(shí)，選通1D01D3,b .用兩塊8選1數(shù)據(jù)選擇器74LS151構(gòu)成16

23、選1數(shù)據(jù)選擇器,選擇器74LS151被禁止時(shí)，輸出為零而非高阻狀態(tài)。因此，輸出不能直接相聯(lián),3. 數(shù)據(jù)選擇器的典型應(yīng)用,1) 作數(shù)據(jù)選擇，以實(shí)現(xiàn)多路信號(hào)分時(shí)傳送,2) 實(shí)現(xiàn)組合邏輯函數(shù),4) 產(chǎn)生序列信號(hào),3) 在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)并串轉(zhuǎn)換,1) 在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)并串轉(zhuǎn)換,當(dāng)A2A1A0由000111循環(huán)變化時(shí)，8位并行輸入數(shù)據(jù)依次傳送到輸出端，被轉(zhuǎn)換為串行數(shù)據(jù)輸出,輸入數(shù)據(jù)D0D7為11011001,在輸出端得到的串行數(shù)據(jù)波形,2) 實(shí)現(xiàn)單輸出函數(shù),而任何一個(gè)具有l(wèi)個(gè)輸入變量的邏輯函數(shù)都可以用最小項(xiàng)之和來(lái)表示，即,這里的mi是由函數(shù)的輸入變量A、B、C、組成的最小項(xiàng),因此，用MUX實(shí)現(xiàn)函數(shù)的關(guān)鍵

24、在于如何確定Di的對(duì)應(yīng)值,比較Y和L的表達(dá)式可以看出,只要將邏輯函數(shù)的輸入變量A、B、C、 加至數(shù)據(jù)選擇器地址輸入端，并適當(dāng)選擇Di的值，使L=Y，就可以用MUX實(shí)現(xiàn)函數(shù)L,代數(shù)法和卡諾圖法,確定Di的對(duì)應(yīng)值常用的方法有兩種,當(dāng)ln時(shí)，將MUX的高位地址輸入端不用(接0或1)，其余同上,a. 當(dāng) ln時(shí),l為函數(shù)的輸入變量數(shù)，n為選用的MUX的地址輸入端數(shù),當(dāng)l=n時(shí)，只要將函數(shù)的輸入變量A、B、C、依次接到MUX的地址輸入端，根據(jù)函數(shù)L所需要的最小項(xiàng)，確定MUX中Di的值(0或1)即可,a) 代數(shù)法,解 二變量異或表示式為,例1 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)二變量異或表示式,再與4選1的MUX的邏

25、輯功能表達(dá)式比較,令L中的BA=A1A0，L=Y,當(dāng)Y中D0=D3=0；D0=D2=1時(shí)，即可實(shí)現(xiàn)L的邏輯函數(shù),邏輯電路圖,解 三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能表。則,例2 用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)三變量多數(shù)表決器,邏輯電路圖,例3 試用MUX實(shí)現(xiàn)下面的邏輯函數(shù),解 先將原函數(shù)寫(xiě)成最小項(xiàng)之和的形式，則有,再與8選1的MUX的邏輯功能表達(dá)式比較,當(dāng)Y式中D1=D4=D6=0；D0=D2=D3=D5=D7=1時(shí)，即可實(shí)現(xiàn)L的邏輯函數(shù),令L中的CBA=A2A1A0，L=Y,邏輯圖,然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū),b) 卡諾圖法,卡諾圖法比較直觀(guān)且簡(jiǎn)便，其方法是,首先選定地

26、址變量,最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接,例4 用八選一數(shù)據(jù)選擇器實(shí)現(xiàn)三變量多數(shù)表決器,解 設(shè)三變量分別為A2、A1、A0,畫(huà)卡諾圖,在控制范圍內(nèi)求得Di數(shù),選定A2A1A0為地址變量，確定地址變量控制范圍,結(jié)果與代數(shù)法所得結(jié)果相同,如果從l個(gè)輸入變量中選擇n個(gè)直接作為MUX的地址輸入，那么，多余的(l-n)個(gè)變量就要反映到MUX的數(shù)據(jù)輸入Di端，即Di是多余輸入變量的函數(shù)，簡(jiǎn)稱(chēng)余函數(shù),b. 當(dāng) l n時(shí),因此這種設(shè)計(jì)的關(guān)鍵是如何求出余函數(shù)。,確定余函數(shù)可以采用代數(shù)法或K(卡諾)圖法,例5 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)三變量多數(shù)表決器,解 設(shè)三變量分別為A2、A1、A0,1） 代數(shù)法,令A(yù)1A0

27、=AB，則,首先選擇地址輸入,由此可得 D0=0, D1=C, D2=C, D3=1,在控制范圍內(nèi)求得Di數(shù)：D0=0, D1=C, D2=C, D3=1,選定A2A1為地址變量，確定地址變量控制范圍,結(jié)果與代數(shù)法所得結(jié)果相同,畫(huà)卡諾圖,2）卡諾圖法,例6 試用4選1MUX實(shí)現(xiàn)三變量函數(shù),用代數(shù)法將F的表達(dá)式變換為與Y相應(yīng)的形式,解1 代數(shù)法,令A(yù)1A0=AB，則多余輸入變量為C，余函數(shù)Di=f(c,1) 首先選擇地址輸入,2) 確定余函數(shù)Di,將F與Y對(duì)照可得,邏輯圖,解2 K圖法,選擇4選1MUX的地址輸入A1A0=AB,求出余函數(shù)Di的值,D0=1,D1=C, D2=C, D3=0,解

28、選地址A1A0變量為AB，則變量CD將反映在數(shù)據(jù)輸入端。如圖所示,例7 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)如下邏輯函數(shù)： F=(0 , 1, 5, 6, 7, 9, 10, 14, 15,邏輯圖,例8 利用數(shù)據(jù)選擇器實(shí)現(xiàn)分時(shí)傳輸。要求用數(shù)據(jù)選擇器分時(shí)傳送四位 8421BCD碼，并譯碼顯示,解 通常一個(gè)數(shù)碼管需要一個(gè)七段譯碼顯示器。若利用數(shù)據(jù)選擇器組成動(dòng)態(tài)顯示，則若干個(gè)數(shù)據(jù)管可共用一片七段譯碼顯示器,用四片四選一，四位 8421BCD碼連接如下,個(gè)位全送至MUX的D0位，十位送D1,百位送D2, 千位送D3,當(dāng)?shù)刂反a為 00 時(shí)，數(shù)據(jù)選擇器傳送的是 8421BCD碼的個(gè)位,當(dāng)?shù)刂反a為01、10、11 時(shí)分別

29、傳送十位、百位、千位,經(jīng)譯碼后就分別得到個(gè)位、十位、百位、千位的七段碼,當(dāng)A1A0=00時(shí)，Y0=0，則個(gè)位數(shù)碼管亮。其它依次類(lèi)推為十位、百位、千位數(shù)碼管亮,哪一個(gè)數(shù)碼管亮， 受地址碼經(jīng)2 - 4譯碼器的輸出控制,當(dāng)A1A0=0011時(shí)，譯碼器顯示3079,只要地址變量變化周期大于25次/s，人的眼睛就無(wú)明顯閃爍感,多路分配器與數(shù)據(jù)選擇器相反，它能夠把一條通道上的數(shù)字信息分時(shí)地按n位地址分送到2n個(gè)數(shù)據(jù)輸出端上。完成這一功能的MSI芯片稱(chēng)為多路數(shù)據(jù)分配器(Demultiplexer，簡(jiǎn)稱(chēng)DMUX,4.4.2 多路分配器(DMUX,常用的DEMUX有14DEMUX，18DEMUX，116 DEM

30、UX等,a. 14 DEMUX的邏輯符號(hào),1. 14 DEMUX,D為數(shù)據(jù)輸入,A1、A0為地址輸入,Y0Y3為數(shù)據(jù)輸出,b. 14 DEMUX的功能表,從表看見(jiàn)，14 DEMUX與24譯碼器功能相似，故DEMUX一般由譯碼器完成,2. 2-4譯碼器74LS139構(gòu)成的1-4DMUX,將譯碼器的使能端E用作數(shù)據(jù)輸入端D,a. 邏輯圖,b. 輸出表達(dá)式,可見(jiàn)，隨著譯碼器輸入地址的改變，可使某個(gè)最小項(xiàng)mi為1，則譯碼器相應(yīng)的輸出Yi=D,因而只要改變譯碼器的地址輸入A、 B，就可以將輸入數(shù)據(jù)D分配到不同的通道上去,輸入信號(hào)D接至STA端,將數(shù)據(jù)輸入端A、B 、C作為地址輸入端A2 A1 A0,3.

31、 3-8譯碼器74LS138構(gòu)成的1-8DMUX,a. 邏輯圖,將STB 、 STC端接地,b. 輸出表達(dá)式,由于,所以,即輸入數(shù)據(jù)被反相分配到各輸出端,可見(jiàn)，當(dāng)改變地址輸入A、B、C時(shí),4.多路選擇器的應(yīng)用,多路選擇器和多路分配器配合使用，可以實(shí)現(xiàn)在一條數(shù)據(jù)線(xiàn)上分時(shí)傳送多路數(shù)據(jù)的功能,用8選1數(shù)據(jù)選擇器(74151)和八路數(shù)據(jù)分配器(用74138)實(shí)現(xiàn)此目的的邏輯圖,發(fā)送端由MUX將各路數(shù)據(jù)分時(shí)送到公共傳輸線(xiàn)上，接收端再由分配器將公共傳輸線(xiàn)上的數(shù)據(jù)適時(shí)分配到相應(yīng)的輸出端，而兩者的地址輸入信號(hào)A2 A1 A0同步地、順序地輪流選通,在一條數(shù)據(jù)線(xiàn)上分時(shí)傳送多路數(shù)據(jù)的優(yōu)點(diǎn),可大大減少系統(tǒng)中的連接線(xiàn)

32、，尤其是遠(yuǎn)距離傳送數(shù)據(jù)時(shí)，可以節(jié)省導(dǎo)線(xiàn)，降低工程造價(jià),4.5 加法器和比較器,4.5.1 加法器,數(shù)字運(yùn)算是數(shù)字系統(tǒng)基本的功能之一，加法器(adder)是執(zhí)行算術(shù)運(yùn)算的重要邏輯部件，在數(shù)字系統(tǒng)和計(jì)算機(jī)中，二進(jìn)制數(shù)的加、減、乘、除等運(yùn)算都可以轉(zhuǎn)換為若干步加法運(yùn)算,1.半加器,兩個(gè)一位二進(jìn)制數(shù)A和B相加，不考慮低位進(jìn)位的加法器稱(chēng)為半加器(Half Adder，簡(jiǎn)稱(chēng)HA,1) 半加器功能框圖,2) 半加器真值表,3) 半加器邏輯表達(dá)式,4) 半加器邏輯圖,5) 半加器符號(hào)圖,2. 全加器,兩個(gè)一位二進(jìn)制數(shù)Ai和Bi相加，考慮到相鄰低位的進(jìn)位Ci-1的加法器稱(chēng)為全加器(Full Adder，簡(jiǎn)稱(chēng)FA,

33、1) 全加器框圖,2) 全加器真值表,3) 全加器邏輯表達(dá)式,4) 全加器邏輯圖,5) 全加器符號(hào)圖,3. 多位二進(jìn)制加法,1) 串行進(jìn)位,串行進(jìn)位加法器的特點(diǎn),高位相加的結(jié)果只有等到低位進(jìn)位產(chǎn)生后才能建立起來(lái),這種結(jié)構(gòu)的電路稱(chēng)為串行進(jìn)位加法器或行波加法器,缺點(diǎn)是運(yùn)算速度慢,優(yōu)點(diǎn)是結(jié)構(gòu)簡(jiǎn)單,2.超前進(jìn)位加法器,采用超前進(jìn)位技術(shù),Ci=fi(A1,A4,B1,B4, CI,超前進(jìn)位全加器內(nèi)部進(jìn)位信號(hào)Ci可寫(xiě)為如下表達(dá)式,即 進(jìn)位信號(hào)僅由加數(shù)和被加數(shù)決定，從而有效地提高了運(yùn)算速度,運(yùn)算速度的提高是靠增加電路復(fù)雜程度換取的，而且隨著位數(shù)的增多，電路復(fù)雜程度更甚,目前中規(guī)模集成超前進(jìn)位全加器多為4位,

34、4位超前進(jìn)位全加器74LS283的符號(hào)圖,3. 加法器的應(yīng)用,加法器除可構(gòu)成加法運(yùn)算電路外，還可構(gòu)成減法器、乘法器和除法器等多種運(yùn)算電路,例1 設(shè)計(jì)將8421BCD碼轉(zhuǎn)換為余3碼的邏輯電路,故 輸出邏輯表式,L3L2L1L0=A3A2A1A0+ 0011,邏輯電路,8421BCD碼,余3碼,例2 試用全加器構(gòu)成二進(jìn)制減法器,解 利用“加補(bǔ)”的概念，即可將減法用加法來(lái)實(shí)現(xiàn),邏輯電路,例3 試用四位全加器和少量的門(mén)電路來(lái)完成兩個(gè)二位二進(jìn)制數(shù)相乘的功能,解 設(shè)兩個(gè)二位二進(jìn)制數(shù)分別為,乘法算式如下,A=A1A0 , B=B1B0,A1B0 A0B0,A1B1 A0B1,P3,P0,P1,P2,P1=

35、A1B0 + A0 B1,P2= A1B1 + C1,C1為A1B0 + A0 B1的進(jìn)位位,P3= C2,C2為A1B1 + C1的進(jìn)位位,邏輯電路,P0=A0 B0,P1= A1B0 + A0 B1,P2= A1B1 + C1,P3= C2,例4 試用四位全加器構(gòu)成一位8421BCD碼的加法電路,解 兩個(gè)8421BCD碼相加，其和仍應(yīng)為8421BCD碼，如果不是8421BCD 碼則結(jié)果錯(cuò)誤。如,0111）是8421BCD碼，結(jié)果正確,1110）不是8421BCD碼，結(jié)果錯(cuò)誤,10001）不是8421BCD碼，結(jié)果錯(cuò)誤,產(chǎn)生錯(cuò)誤的原因,8421BCD碼為十進(jìn)制，逢十進(jìn)一，而四位二進(jìn)制是逢十六

36、進(jìn)一，二者進(jìn)位關(guān)系不同，當(dāng)和數(shù)大于9 時(shí)，8421BCD應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制還不可能產(chǎn)生進(jìn)位,為此，應(yīng)對(duì)結(jié)果進(jìn)行修正。當(dāng)運(yùn)算結(jié)果小于等于 9 時(shí)，不需修正或加“0”，但當(dāng)結(jié)果大于 9 時(shí)，應(yīng)修正讓其產(chǎn)生一個(gè)進(jìn)位，加0110即可,兩個(gè)8421BCD碼，正好是14,修正,兩個(gè)8421BCD碼，正好是17,故修正電路應(yīng)含一個(gè)判 9 電路，當(dāng)和數(shù)大于9 時(shí)對(duì)結(jié)果加0110，小于等于 9 時(shí)加0000,修正,故結(jié)果大于9的條件為,畫(huà)出結(jié)果大于9的卡諾化簡(jiǎn)圖,另外，如相加結(jié)果產(chǎn)生了進(jìn)位位，其結(jié)果必定大于9,一位 8421BCD碼加法器電路圖,例5 用全加器實(shí)現(xiàn)兩位8421BCD碼轉(zhuǎn)換為二進(jìn)制碼的變換,解

37、 設(shè)十位數(shù)的 8421BCD碼為B80, B40, B20, B10，個(gè)位數(shù)的BCD碼為B8, B4, B2, B1，則兩位十進(jìn)制數(shù)的 8421BCD碼為,式中B為二進(jìn)制的數(shù)符(0，1)；下標(biāo)為權(quán)值。將上式按權(quán)展開(kāi)，則,為找出與二進(jìn)制數(shù)的關(guān)系將上式整理得,考慮低位相加時(shí)會(huì)向高位產(chǎn)生進(jìn)位位， 2n前的系數(shù)有如下關(guān)系,其中,產(chǎn)生進(jìn)位C1,產(chǎn)生進(jìn)位C2,產(chǎn)生進(jìn)位,產(chǎn)生進(jìn)位,產(chǎn)生進(jìn)位C5,其中,邏輯電路圖,4.5.2 數(shù)值比較器,在數(shù)字系統(tǒng)和計(jì)算機(jī)中，經(jīng)常需要比較兩個(gè)數(shù)的大小或是否相等，完成這一功能的邏輯電路稱(chēng)為數(shù)值比較電路，相應(yīng)的器件稱(chēng)為比較器(Digital Comparator,將兩個(gè)一位數(shù)A和

38、B進(jìn)行大小比較，一般有三種可能： AB, AB和A=B,1. 一位數(shù)字比較器,因此比較器應(yīng)有兩個(gè)輸入端：A和B,三個(gè)輸出端：FAB, FAB和FA=B,假設(shè)與比較結(jié)果相符的輸出為1，不符的為0,列出其真值表,各輸出邏輯表達(dá)式為,一位比較器邏輯圖,2. 四位數(shù)值比較器功能描述,其中，A3 A 0、B3 B 0是相比較的兩組4位二進(jìn)制數(shù)的輸入端，YAB是比較結(jié)果輸出端,1) 功能框圖,2) 工作原理,a. 若A3B3，則AB，F(xiàn)AB=1,若A3B3， 則AB, FAB=1,b. 當(dāng)A3=B3時(shí)，若A2B2,則FAB=1；若A2B2，則FAB=1,c.當(dāng)A3=B3 ，A2=B2時(shí)，再比較A1, B1

39、,依次類(lèi)推，直到最低位,3) 輸出邏輯表達(dá)式,3. 位數(shù)值比較器CC14585,1) CC14585的符號(hào),IAB是級(jí)聯(lián)輸入端,A3 A 0、B3 B 0是輸入端,YAB是輸出端,2) CC14585的功能表,2) 比較器輸出邏輯表達(dá)式,比較器內(nèi)部電路決定的優(yōu)先級(jí),IAB最低,若只比較兩個(gè)4位二進(jìn)制數(shù)，可令擴(kuò)展端IAB=1,2. 比較器的擴(kuò)展,用兩片4位比較器擴(kuò)展成為8位比較器,電路的連接方式稱(chēng)為級(jí)聯(lián)方式，顯然級(jí)數(shù)越多，比較速度越慢,b. 也可將8對(duì)輸入端中任意兩對(duì)Ai、Bi和Aj、Bj閑置不用,若比較兩個(gè)6位數(shù)的大小,a. 可將A7、A6、B7、B6全接高電平或低電平,4.6 基于MSI組合

40、邏輯電路的分析,基于MSI邏輯電路的分析是指以中規(guī)模集成器間為核心的邏輯電路的分析,由于MSI器件的多樣性和復(fù)雜性，前面介紹的門(mén)級(jí)電路的分析方法顯然已無(wú)能為力,4.6.1 分析步驟,分析流程圖,注意,即使電路只有一個(gè)功能塊，整體電路的邏輯功能也不一定是這個(gè)功能塊原來(lái)的邏輯功能,4.6.2 分析舉例,例1 如圖是由雙4選1MUX74LS135與若干門(mén)組成的電路，試分析輸出Z與輸入X3、X2、X1和X0之間的邏輯關(guān)系,解,1)劃分功能塊,本題只劃分一個(gè)功能塊,2) 分析功能塊,注意：74LS153是一個(gè)雙4選1的MUX，片子未被選中時(shí)輸出邏輯電平是0，而非高阻態(tài),2個(gè)4選1的MUX組成一個(gè) 8選1

41、MUX,X3=0,0,0,a. 當(dāng)X3=0時(shí),1,Z=1,X3=1,0,b. 當(dāng)X3=1時(shí),a. 畫(huà)出電路的功能框圖,3) 分析整體電路邏輯功能,電路實(shí)現(xiàn)了檢測(cè)8421BCD碼的邏輯功能,b. 寫(xiě)出電路的功能表,例2 圖示電路由一片4位二進(jìn)制超前進(jìn)位全加器74LS283、比較器（可選CC14585）與七段顯示譯碼電路74LS47及顯示塊LED組成的電路，試分析該電路的邏輯功能,解 (1) 劃分功能塊,將電路分為三個(gè)功能塊,a. 加法運(yùn)算電路及比較器,b. 譯碼電路,c. 顯示電路,2) 分析各功能塊的邏輯功能,a. 74283是4位二進(jìn)制加法器，輸出 F4F1是A3 A0與B3 B0的和,當(dāng)F

42、4F3F2F11010時(shí)，比較電路輸出YAB=1,c. LED七段共陽(yáng)極數(shù)碼管，可顯示十進(jìn)制數(shù)0 9。電阻R用來(lái)限制各段通過(guò)的電流,b. 74LS47是BCD七段譯碼器，輸出低電平有效，可以直接驅(qū)動(dòng)七段共陽(yáng)極數(shù)碼管,3) 分析整個(gè)電路的邏輯功能,該電路實(shí)現(xiàn)了1位十進(jìn)制加法器，數(shù)碼管顯示相加結(jié)果,當(dāng)相加結(jié)果F4F3F2F11001時(shí)，數(shù)碼管不顯示,例3 如圖是由38線(xiàn)譯 碼器74LS538和74LS151 器件組成的電路。74LS538的POL端接地表示輸出為正邏輯，接高電平則輸出為負(fù)邏輯；當(dāng) 時(shí)輸出為高阻狀態(tài)。試分析整個(gè)電路的功能,解 (1) 將電路劃分為兩個(gè)功能塊,38譯碼器74LS538,

43、MUX74LS151,2) 分析功能塊功能,由38線(xiàn)譯碼器功能和 74538的介紹可知，當(dāng) 二進(jìn)制數(shù)a2a1a0取值為i 時(shí)，對(duì)應(yīng)的輸出端Yi=1 (高電平有效)，其余 輸出端Yj=0 (ji,由74LS151功能表可知，當(dāng)使能端ST=0時(shí)，對(duì)應(yīng)著A2 A 1 A 0由000 111，輸出Y分別等于D0 D7,由74LS151功能表可知，當(dāng)使能端有效時(shí)，對(duì)應(yīng)著A2 A 1 A 0由000 111，輸出Y分別等于D0 D7,3) 整個(gè)電路的功能關(guān)系,當(dāng)a2a1a0=i時(shí)，Di=Yi=1,由于74LS538的Yi與74LS151的Di連接,只有當(dāng)b2b1b0也為i時(shí)，L=Di=Yi =1。即b2b

44、1b0=a2a1a0時(shí)，L=1,電路完成兩個(gè)3位二進(jìn)制數(shù)的相同比較功能，即若b2b1b0= a2a1a0，輸出L=1，否則L=0,4.7 基于MSI組合邏輯電路的設(shè)計(jì),中規(guī)模集成器件因具有體積小、功耗低、速度高及抗干擾能力強(qiáng)等一系列優(yōu)點(diǎn)而得到了廣泛的應(yīng)用,在較復(fù)雜的數(shù)字邏輯電路設(shè)計(jì)中，以常用中規(guī)模集成電路和相應(yīng)的功能電路為基本單元，取代門(mén)級(jí)組合電路設(shè)計(jì)中的基本單元，可以使設(shè)計(jì)過(guò)程大為簡(jiǎn)化,基于MSI功能塊級(jí)組合電路的設(shè)計(jì)方法已經(jīng)成為工程技術(shù)人員必須掌握的一種非常重要的基本技能,已知設(shè)計(jì)要求,4.7.1 設(shè)計(jì)步驟,4.7.2 設(shè)計(jì)舉例,例1 設(shè)計(jì)一個(gè)在走廊上用3個(gè)開(kāi)關(guān)控制一盞燈的邏輯電路，要求改

45、變?nèi)魏我粋€(gè)開(kāi)關(guān)的狀態(tài)都能改變燈的原有狀態(tài),解 (1)劃分功能框圖,設(shè)3個(gè)輸入變量C、B和A代表3個(gè)開(kāi)關(guān)，邏輯輸出L代表燈的狀態(tài)，L=1表示燈亮,由于本題邏輯問(wèn)題較簡(jiǎn)單，故只需一個(gè)功能塊電路,2) 功能塊電路設(shè)計(jì),b. 寫(xiě)出邏輯函數(shù),由于是單輸出邏輯函數(shù)，用8選1MUX74LS151即可實(shí)現(xiàn),a. 根據(jù)題意列出真值表,取 D0=D3=D5=D6=0,D1=D2=D4=D7=1,3) 邏輯電路圖,D0=D3=D5=D6=0,D1=D2=D4=D7=1,思考題：試用下列MSI器件實(shí)現(xiàn)例1，畫(huà)出邏輯圖,1.用4選1MUX實(shí)現(xiàn),2. 全加器實(shí)現(xiàn),3. 用38線(xiàn)譯碼器和最少量的門(mén)電路實(shí)現(xiàn),例2 試設(shè)計(jì)一個(gè)

46、檢測(cè)8421BCD碼并將其進(jìn)行四舍五入的電路,解 (1) 劃分功能框圖,根據(jù)題目要求，選擇輸入輸出邏輯變量并賦予邏輯值,當(dāng)A3A2A1A01001時(shí)，BCD碼檢測(cè)輸出L1=0,當(dāng)A3A2A1A01001時(shí)，L1=1,當(dāng)A3A2A1A00100時(shí)，四舍五入輸出L2=0,當(dāng)A3A2A1A00100時(shí)，L2=1,設(shè)輸入為A3A2A1A0，BCD碼檢測(cè)輸出L1，四舍五入輸出L2,檢測(cè)BCD碼，輸出是L1,故將邏輯問(wèn)題劃分為二個(gè)功能塊電路,四舍五入，輸出是L2,功能框圖,2) 設(shè)計(jì)功能塊內(nèi)部電路,a. 分析設(shè)計(jì)要求可知，本題目二個(gè)功能塊電路都是要比較兩個(gè)4位二值數(shù)碼的大小，故可以選用中規(guī)模4位數(shù)值比較器

47、MC14585B,將比較器的輸出端YAB作為BCD碼檢測(cè)輸出端L1；比較器的輸出端YAB作為四舍五入輸出端L2,將A3A2A1A0接入兩片MC14585B的輸入端A3A2A1A0，另一組輸入端B3B2B1B0分別接1001和0100,3) 邏輯電路圖,b. 用中規(guī)模加法器實(shí)現(xiàn),四舍五入電路,BCD碼檢測(cè)電路,c. 試用MUX實(shí)現(xiàn)本題比較電路的邏輯功能,例3 A3A2A1A0、B3B2B1B0、C3C2C1C0和E3E2E1E0是待傳送的4路數(shù)據(jù)，每路數(shù)據(jù)有4位。試設(shè)計(jì)利用D3D2D1D0數(shù)據(jù)總線(xiàn)分時(shí)傳送各路數(shù)據(jù)的邏輯電路,解 (1) 劃分功能框圖,根據(jù)題意，要求利用數(shù)據(jù)總線(xiàn)分時(shí)傳送4路數(shù)據(jù)，因

48、此可以通過(guò)四組三態(tài)門(mén)A、B、C、E將各路數(shù)據(jù)線(xiàn)接到數(shù)據(jù)總線(xiàn)上，再利用一個(gè)24線(xiàn)譯碼器的譯碼輸出，分別控制四組三態(tài)門(mén)的選通信號(hào)，即可達(dá)到分時(shí)傳送的要求,功能塊電路框圖,2) 設(shè)計(jì)功能塊內(nèi)部電路,由于各組三態(tài)門(mén)功能塊內(nèi)部需要4路三態(tài)門(mén)對(duì)應(yīng)4位數(shù)據(jù)，因此三態(tài)門(mén)可選用74LS125(4三態(tài)門(mén)芯片)，譯碼電路選擇雙24線(xiàn)譯碼器74LS139,電路的功能表,3) 畫(huà)電路圖,4) 驗(yàn)證設(shè)計(jì),74LS125的邏輯功能,輸出Y為高阻狀態(tài),使能端,輸出等于輸入，Y=A,使能端,由于 、 、 、 ，當(dāng) ，X1X0由00 11變化時(shí)，分別選通 、 、 和 對(duì)應(yīng)的三態(tài)門(mén),當(dāng) 時(shí)，74LS125-A導(dǎo)通，將數(shù)據(jù)A3A2A1A0送到數(shù)據(jù)總線(xiàn)D3D2D1D0上。同樣， 、 和 分別為低電平時(shí)，可將相應(yīng)的一組數(shù)據(jù)送到數(shù)據(jù)總線(xiàn)上，實(shí)現(xiàn)分時(shí)傳送數(shù)據(jù)的功能,4.8 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn),前面討論組合邏輯電路的工作時(shí)，都是在輸入輸出處于穩(wěn)定的狀態(tài)下進(jìn)行的,實(shí)際上，由于電路的延遲，使邏輯電路在信號(hào)變化的瞬間可能出現(xiàn)錯(cuò)誤的邏輯輸出，從而引起邏輯混亂,由于競(jìng)爭(zhēng)而使電路輸出產(chǎn)生尖峰脈沖的現(xiàn)象叫做冒險(xiǎn)現(xiàn)象，簡(jiǎn)稱(chēng)險(xiǎn)象,1. 競(jìng)爭(zhēng)與險(xiǎn)象,在組合電路中，某一輸入變量經(jīng)不同途徑傳輸后，到達(dá)電