西北工業(yè)大學(xué)數(shù)字電子技術(shù)基礎(chǔ)實驗報告實驗

1、數(shù)字電子技術(shù)基礎(chǔ)第一次實驗報告一、 描述Modelsim軟件使用詳細步驟1、 打開modelsim軟件，在菜單欄點擊file-new-project，然后輸入創(chuàng)建的名稱，選擇文件位置。2、 在項目中創(chuàng)建編寫模塊和測試模塊文件，并均選擇Verilog語言。(注意工程名和測試文件的module名保持一致)3、 用文本編輯器正確編寫源文件和測試文件。4、 Compile All,編譯源文件和測試文件(如有錯誤修改后,重新編譯)。5、 編譯無誤后在Library中選擇work庫，先選中testbench,然后在菜單中選擇simulate。6、右擊選擇add wave.7、選擇合適的時間間隔之后在快捷菜

2、單中點擊run進行仿真，分析波形。二、題目代碼以及波形分析1、Figure 2.72編寫模塊源碼module shared (a, b, c, d, m, s1, s0);input a, b, c, d, m;output s1, s0;wire w1, w2;mux2to1 U1 (a, c, m, w1);mux2to1 U2 (b, d, m, w2);adder U3 (w1, w2, s1, s0);endmodulemodule mux2to1 (x1, x2, s, f);input x1, x2, s;output f;assign f = (s & x1) | (s & x

3、2);endmodulemodule adder (a, b, s1, s0);input a, b;output s1, s0;assign s1 = a & b;assign s0 = a b;endmodule測試模塊timescale 1ns/1ps module tb_shared;reg a_test;reg b_test;reg c_test;reg d_test;reg m_test;wire s1_test;wire s0_test;initialm_test=0;always #80 m_test=m_test;initialbegina_test=0;b_test=0;c

4、_test=0;d_test=0;#20 a_test=0;b_test=1;c_test=0;d_test=0;#20 a_test=1;b_test=0;c_test=0;d_test=0;#20 a_test=1;b_test=1;c_test=0;d_test=0;#20 a_test=0;b_test=0;c_test=0;d_test=0;#20 a_test=0;b_test=0;c_test=0;d_test=1;#20 a_test=0;b_test=0;c_test=1;d_test=0;#20 a_test=0;b_test=0;c_test=1;d_test=1;end

5、shared UUT_shared(.a(a_test),.b(b_test),.c(c_test),.d(d_test),.m(m_test),.s1(s1_test),.s0(s0_test);endmodule仿真后的波形截圖對波形的分析本例是由兩個二選一多路選擇器和一個兩位二進制數(shù)加法器構(gòu)成的電路。分析上圖波形，當(dāng)m信號為0時，加法器計算a和b的和；當(dāng)m信號為1時，加法器計算c和d的和。所以實現(xiàn)了目標(biāo)功能。2、Figure2.40.編寫模塊源碼module multiplexer(x1,x2,s,f);input x1,x2,s;output f;assign f=(s&x1)|(s&

6、x2);endmodule測試模塊timescale 1ns/1psmodule tb_multiplexer;reg x1_test;reg x2_test;reg s_test;wire f_test;initials_test=0;always #80 s_test=s_test;initialbeginx1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;#20x1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_tes

7、t=0;x2_test=1;#20x1_test=1;x2_test=1;endmultiplexer UUT_multiplexer(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test);endmodule仿真后的波形截圖對波形的分析本例目的是令s為控制信號，實現(xiàn)二選一多路選擇器。分析波形圖可以知道，s為0時，f輸出x1信號；s為1時，f輸出x2信號。所以實現(xiàn)了目標(biāo)功能。3、Figure2.42.編寫模塊源碼module example5(x1,x2,s,f);input x1,x2,s;output f;reg f;always (x1 or x2

8、 or s)if(s=0)f=x1;elsef=x2;endmodule測試模塊timescale 1ns/1psmodule tb_example5;reg x1_test;reg x2_test;reg s_test;wire f_test;initials_test=0;always #80 s_test=s_test;initialbeginx1_test=0;x2_test=0;#20x1_test=1;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;#20x1_test=0;x2_test=0;#20x1_test=1

9、;x2_test=0;#20x1_test=0;x2_test=1;#20x1_test=1;x2_test=1;endexample5 UUT_example5(.x1(x1_test),.x2(x2_test),.s(s_test),.f(f_test);endmodule仿真后的波形截圖對波形的分析本例目的是令s為控制信號，實現(xiàn)二選一多路選擇器。與2.40不同的是代碼中使用了always語句。分析波形圖可以知道，s為0時，f輸出x1信號；s為1時，f輸出x2信號。與2.40的仿真結(jié)果保持一致，所以實現(xiàn)了目標(biāo)功能。4、Figure2.45.編寫模塊源碼module adder(a,b,s1

10、,s0);input a,b;output s1,s0;assign s1=a&b;assign s0=ab;endmodule測試模塊timescale 1ns/1psmodule tb_adder;reg a_test;reg b_test;wire s1_test;wire s0_test;initialbegina_test=0;b_test=0;#20a_test=1;b_test=0;#20a_test=0;b_test=1;#20a_test=1;b_test=1;endadder UUT_adder(.a(a_test),.b(b_test),.s1(s1_test),.s0(s0_test);endmodule仿真后的波形截圖對波形的分析本例的目的是實現(xiàn)兩個一位二進制數(shù)a和b的和，s0表示第一位，s1表示第二位。分析仿真波形結(jié)果，當(dāng)a與b均為0時，s1與s0均輸出0；當(dāng)a與b有一個是1時，s1輸出0，s0輸出1；當(dāng)a與b均為1時，s1輸出1，s0輸出0.所以根據(jù)波形結(jié)果分析得到，電路實現(xiàn)了目的。三、本次實驗收獲和心得通過本次實驗，我首先學(xué)會了使用modelsim軟件對電路進行仿真，真正進行