EDA課程設計----八位二進制全加器

1、EDA設計說明書課程名稱： EDA技術實用教程設計題目：八位二進制全加器院 系: 電子信息與電氣工程學院學生姓名：學 號：專業(yè)班級：指導教師： 李響2011年6月11. 設計目的熟悉利用Quartus U的原理圖輸入法設計簡單的組合電路，掌握層次化設計的方法， 并通過一個八位全加器的設計把握利用 EDA軟件進行原理圖輸入方式的電子線路設計的 詳細流程。2. 設計原理2.1 一位全加器的原理一位全加器可以用兩個半加器及一個或門連接而成， 因此需要首先完成半加器的設 計。在本設計中，將采用原理圖輸入法來完成設計。一位全加器的設計步驟： 為本項工程設計建立文件夾； 輸入設計項目和存盤； 將設計項目設

2、計成可調(diào)用的元件； 設計全加器頂層文件； 將設計項日設置成工程和時序仿真。2.2 八位全加器的原理一個八位全加器可以由八個一位全加器構(gòu)成， 加法器之間的進位可以用串行方式實 現(xiàn)，即將低位加法器的進位輸出 cout 與相鄰的高位加法器的最低進位輸入信號 cin 相 接。3. 設計方案與仿真3.1 一位全加器的設計與仿真全加器的實現(xiàn)是以半加器的實現(xiàn)為基礎的，因此，要設計全加器應首先設計一個一 位的半加器。半加器的實現(xiàn)方案為： 為此項工程建立文件夾； 在基本元件庫中，選中需要的元件，將元件（包含元件 and2、not 、xnor 和輸 入輸出引腳 input 、output ）調(diào)入原理圖編輯窗口中；

3、 將己設計好的原理圖文件存盤； 將所設計的半加器設置成可調(diào)用的元件。用原理圖輸入法所設計的半加器原理圖如圖 3-1所示，利用Quartus U軟件平臺， 根據(jù)圖3-1所示電路，可生成一個半加器元件符號，如圖3-2所示。在半加器的基礎上, 為了建立全加器的頂層文件，必須再打開一個原理圖編輯窗口，方法同上。其中，所選 擇的元件包含半加器、或門和輸入輸出引腳，由此可得到如圖3-3所示的全加器原理圖;進而可生成個全加器元件符號，如圖3-4所示圖3-1半加器原理圖圖3-2半加器元件符號ab4aincoutTkbinsumcinf addernisi圖3-3全加器原理圖圖3-4全加器元件符號按照一位全加器

4、原理圖連接電路，通過編譯、仿真所得的波形圖如圖3-5所示:15.4 rsT Poiiter;17.43 啪Interval:17.43rrsA英fameValue at15.4 mainA 0binA 0cin.A 0coutA 0ATsumA 0恰 Master Time Bar;15. A 皿20.9J2 ns62 91583.886 mslij-LJLm1UJJ11r1FlI.11I 1圖3-5 一位全加器時序仿真波形根據(jù)圖3-5可知,當輸入信號ain、bin、cin全是低電平時，輸出信號 sum和cout全是低電平；當輸入信號ain、bin、cin中有且只有一個為高電平時，輸出信 號s

5、um為高電平，輸出信號cout為低電平；當輸入信號ain、bin、cin中有兩個為高電平時，輸出信號sum為低電平，輸出信號cout為高電平；當輸入信號ain、bin cin全是高電平時，輸出信號sum和cout全是高電平。由此可以看出仿真結(jié)果與理論 值相符合。3.2八位全加器的實現(xiàn)方案與仿真八位全加器的實現(xiàn)是以一位全加器的實現(xiàn)為基礎的，它由八個一位全加器構(gòu)成，加法器之間的進位可以用串行方式實現(xiàn)，即將低位加法器的進位輸出cout與相鄰的高位加法器的最低進位輸入信號cin相接。一位全加器的實現(xiàn)方案如3.1所述；八位全加器 的原理圖見圖3-6。根據(jù)其電路生成的可調(diào)用原件符號如圖3-7所示。圖3-6

6、八位全加器原理圖laddfifan cout bin Bum dnah MuiiMrf-UW：口 insumrdrii血 OU： ski sum cinS13： -KnCOlfL:blnSUFPdmr iadderIHi-J-.I. .a.BIMB4MM&H r” ! *T rr Ji ahOOLifionsin binecutSdiTi:昨-_cr 寸nT(乂二寸 z co 卜 m 9 om g cm g l g l qcueqqcaccqqeeqq / xlzlz 1/ 1/汽洪涎汽汽汽汽汽圖3-7八位全加器元件符號根據(jù)圖3-6所示的原理圖進行時序仿真的波形如下圖3-8所示:圖3-8八位全

7、加器時序仿真波形上圖 3-8 中：印、a2、a3、a4、a5、ae、a?、as 與 b1、d、b3、b4、b5、be、b7、b8為八位全加器的輸入信號，、S2、S3、S4、S5、Se、S7、s8為八位輸出信號，cout 為最高位進位輸出信號；根據(jù)波形圖可得，當輸入信號 a1、a2、a3、a4、a5、ae、a7、 a8輸入7B, bi、b2、b3、be、b?、b*輸入07時，輸出為82，與原理圖的設計要求完全相符3.3七段譯碼器的實現(xiàn)方案與仿真為了將全加器的輸出結(jié)果在七段數(shù)碼管上顯示出來，就需要用到七段譯碼器。其VHDL源程序代碼詳見附 6.1 o按照程序生成的七段譯碼器元件符號如圖 3-9所示

8、：DECL7S0 A4JLED7S64inst圖3-9七段譯碼器元件符號七段譯碼器的仿真結(jié)果如下圖所示:圖3-10七段譯碼器仿真波形3.4輸出結(jié)果數(shù)碼顯示的實現(xiàn)方案與仿真為了將八位全加器的輸出結(jié)果在實驗箱上用數(shù)碼管顯示出來， 需要將八位輸出結(jié)果 按高低位經(jīng)過兩個七段譯碼器分別對兩個七段數(shù)碼管生成可控的高低電平信號， 驅(qū)動相 應的數(shù)字點亮。具體電路連接如下圖所示：z 4COUl 部 4/1 (fi. 5ECL7SL1 faA. SJ 丄一DECL7SjO-TTPLlTLEO7SS.C31 LEDTStB-.Q沖朋汗曰“隹號那；LEbr&z|6df，-TEt：圖3-11數(shù)碼管顯示譯碼電路在此電路的

9、仿真過程中，主程序需要調(diào)用八位全加器的源程序和七段譯碼器的源程 序，將兩個原件的.vhd文件和.bsf文件拷到目前工程文件夾中即可。七段譯碼器的VHDL 程序設計詳見附6.1，八位全加器VHDL源程序代碼詳見附6.2。按照圖3-11電路圖連接好電路，通過編譯、仿真所得的波形圖如圖3-12所示。4. 八位全加器的引腳鎖定與下載在本設計中，為了在實驗系統(tǒng)上硬件驗證八位全加器的功能，用十六個鍵分別輸入八個加數(shù)和被加數(shù)，分別對應a1、a2、a3、a4、a5、a6、a7、a8和b1、b2、6、b4、b5、 b6、b7、b8，數(shù)碼管顯示相加結(jié)果，發(fā)光二極管顯示進位 cout，編譯下載后進行硬件 測試。改變

10、 a1、a2、a3、a4、a5、a6、a7、a8和 b、b2、b3、b4、b5、bs、b7、b8鍵 入值，數(shù)碼管會顯示相應的結(jié)果，同時，發(fā)光二極管顯示進位信息，有進位則亮。其引腳鎖定圖如圖4-1所示：TQAssignment NamevliieEnetfed1iaiLocationPIN L03乜2訂LocatflnPIN L04Yes3LocatonPIN J. 11注4訐LocationPIIM L12Yes5LocatonPIN L13任6羽LocationPlfV LHYes7LocationPIN L15Ves3甜LMatOTiPIN L16YgibtLocationP1N L19Y

11、es10LocatoriPIN 120YesitLocationPIN L21LocatonPIN L22Yes13LocationPIN L25Ves14LocationPIN_L2j6W15LoestonPIN L27g16LocatonPIN 128畑17Wr LED75201LocationPITJ L61Yes-LH?7S21LCKafiDTIYC5埠-LkLED75?2LocationPIN lc3f護20LocationPIN_L64Yes21叨 LED7E2電LocatoriPIN L6S22LocatonPIN 167res23LED7S26LocationPIN L8v24

12、-lu/LEDTSMLocatonPIN_L70仕25Ct LB3751LcrcationPIN L72Yes西-ELEDZS2LocatonPIN L73Ys27-11/LED 7 3LocationPIW L74任aLSJTS 珂LocatonPINL7S-空能3LED7S LocationPIN 176303 LED 75 陶LocatonP1N L77J31e coutLocatorPIN曲jes32圖4-1八位全加器的引腳鎖定圖5. 設計結(jié)論與總結(jié)根據(jù)八位全加器的硬件測試結(jié)果可知：其測試結(jié)果與軟件仿真的時序波形是一一對應的，即完全符合八位全加器原理圖設計的設計要求。如果印、a2、a3

13、、a4、a、a6、a?、a8輸入加數(shù)為FF，由b、b?、bs、bq、bs、be、b?、輸入被加數(shù)為FF，數(shù)碼管 輸出為FE，與此同時，發(fā)光二極管點亮。通過本次設計，熟悉了利用 Quartusn的原理圖輸入法設計簡單組合電路，掌握了 層次化設計的方法，通過一個八位全加器的設計理解并掌握了利用EDA軟件進行原路圖輸入方式電子線路設計的詳細流程。6. 附錄附 6.1 七段譯碼器 VHDL 源程序代碼LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DECL7S ISPORT ( A : IN STD_LOGIC_VECTOR(4 DOWNTO 1);

14、LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ;ARCHITECTURE one OF DECL7S ISBEGINPROCESS( A )BEGINCASE A ISWHEN 0000 = LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL ;END CASE ;END PROCESS ;END ;附 6.2 八位全加器 VHDL 源程序代碼LIBRARY IEEE;USE IEEE.STD_

15、LOGIC_1164.all;LIBRARY work;ENTITY f_8adder ISport(a1 : IN STD_LOGIC;b1 : IN STD_LOGIC;a2 : IN STD_LOGIC;b2 : IN STD_LOGIC;a3 : IN STD_LOGIC;b3 : IN STD_LOGIC;a4 : IN STD_LOGIC;b4 : IN STD_LOGIC;a5 : IN STD_LOGIC;b5 : IN STD_LOGIC;a6 : IN STD_LOGIC;b6 : IN STD_LOGIC;a7 : IN STD_LOGIC;b7 : IN STD_LOG

16、IC;a8 : IN STD_LOGIC;b8 : IN STD_LOGIC; cout : OUT STD_LOGIC;s : OUT STD_LOGIC_VECTOR(8 downto 1) );END f_8adder;ARCHITECTURE bdf_type OF f_8adder IS component f_1adderPORT(ain : IN STD_LOGIC; bin : IN STD_LOGIC; cin : IN STD_LOGIC; cout : OUT STD_LOGIC;sum : OUT STD_LOGIC );end component;signal s_A

17、LTERA_SYNTHESIZED : STD_LOGIC_VECTOR(8 downto 1);STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC; STD_LOGIC;signal SYNTHESIZED_WIRE_0 signal SYNTHESIZED_WIRE_1 signal SYNTHESIZED_WIRE_2 signal SYNTHESIZED_WIRE_3 signal SYNTHESIZED_WIRE_4 signal SYNTHESIZED_WIRE_5signalSYNTHESIZED_WIRE_6 : STD_

18、LOGIC;signalSYNTHESIZED_WIRE_7 : STD_LOGIC;BEGINSYNTHESIZED_WIRE_0 a1,bin = b1,cin = SYNTHESIZED_WIRE_0, cout = SYNTHESIZED_WIRE_1, sum = s_ALTERA_SYNTHESIZED(1); b2v_inst1 : f_1adderPORT MAP(ain = a2,bin = b2,cin = SYNTHESIZED_WIRE_1, cout = SYNTHESIZED_WIRE_2, sum = s_ALTERA_SYNTHESIZED(2); b2v_inst2 : f_1adderPORT MAP(ain = a3,bin = b3,cin = SYNTHESIZED_WIRE_2, cout = SYNTHESIZED_WIRE_3, sum = s_ALTERA_SYNTHESIZED(3); b2v_inst3 : f_1adderPORT MAP(ain = a4,bin = b4,ci