武漢理工大學(xué)EDA實驗原理圖輸入法輸入的4位全加器和Verilog HDL語言輸入的16進(jìn)制頻率計

1、序號（學(xué)號）：0121009310106學(xué)生實驗報告書實驗類別eda實驗學(xué) 院 信息工程學(xué)院專 業(yè)通信工程班 級信息sy1001班姓 名 龍濤指導(dǎo)教師 聶明新 2012年12月30日實驗課程名稱：eda技術(shù)與應(yīng)用實驗項目名稱原理圖輸入法設(shè)計4位全加器實驗實驗成績實 驗 者龍濤專業(yè)班級信息sy1001組 別04同 組 者實驗日期2012.12.30一、實驗?zāi)康?進(jìn)一步加深理解全加器的工作原理及電路組成，加深對eda技術(shù)的掌握。2熟悉利用quartus 的原理圖輸入方法設(shè)計簡單組合電路，掌握層次化設(shè)計的方法，并通過一個四位全加器的設(shè)計把握利用eda軟件進(jìn)行原理圖輸入方式設(shè)計的詳細(xì)流程。二、實驗內(nèi)容

2、 實驗內(nèi)容1：完成半加器和1位全加器的設(shè)計，包括用原理圖輸入，編譯，綜合，適配，仿真，實驗板上的硬件測試，并將此全加器電路設(shè)置成一個元件符號入庫。 實驗內(nèi)容2：建立一個更高層次的原理圖，利用以上獲得的1位全加器構(gòu)成4位全加器，并完成編譯，綜合，適配，仿真和硬件測試。三、實驗儀器 1.計算器及操作系統(tǒng) 2.quartus ii軟件四、實驗原理 1、半加器描述 半加器真值表如表一所示：absoco0000011010101101表1半加器h_adder真值表co表示輸出進(jìn)位位，輸入a和b分別表示加數(shù)和被加數(shù)。so為輸出和，其功能可用布爾代數(shù)式表示為： 因此1個半加器可以由一個與門，一個非門和一個同

3、或門構(gòu)成，然后用quartus ii軟件畫出電路圖如圖1所示圖1 半加器h_adder電路圖2、1位全加器描述 一位全加器可以由兩個半加器和一個或門連接而成，因而可以調(diào)用半加器元件來設(shè)計1位全加器。圖2 1位全加器電路圖3、4位全加器設(shè)計描述一個4位全加器可以由4個1位全加器構(gòu)成，加法器間的進(jìn)位可以串行方式實現(xiàn)，即將低位加法器的進(jìn)位輸出cout與相鄰的高位加法器的最低進(jìn)位輸入信號cin相接。首先根據(jù)半加器的布爾代數(shù)式應(yīng)用基本邏輯門設(shè)計半全加器，而后仿真驗證半加器設(shè)計，準(zhǔn)確無誤后生成元件，供一位全加器設(shè)計用。再調(diào)用半加器元件設(shè)計一位全加器，而后仿真驗證一位全加器設(shè)計，準(zhǔn)確無誤后生成元件，供4位全

4、加器設(shè)計用。將4個1位全加器級聯(lián)構(gòu)成四位全加器。五、實驗步驟1、為本項工程設(shè)計建立文件夾 ：文件夾取名為adder，路徑為d:adder。2、建立原理圖文件工程和仿真 原理圖編輯輸入流程如下：1） 打開原理圖編輯窗。打開quartus，選菜單filenew，選擇原理圖文件編輯輸入項block diagram/schematic file，按ok鍵。2） 建立一個初始化原理圖。在編輯窗口點擊右鍵，在彈出菜單中選擇輸入元件項insertsymbol,將元件調(diào)入原理圖編輯窗口中3） 原理圖文件存盤。選擇菜單filesave as,將此原理圖存于剛才建立的目錄d:adder中，取名為h_adder.b

5、df。4） 建立原理圖文件為頂層設(shè)計工程。然后將此文件h_adder.bdf設(shè)定為工程。5） 繪制半加器原理圖。將元件放入原理圖編輯窗口，按圖1接好電路。6） 仿真測試半加器。全程編譯后，打開波形編輯器。選擇filenew命令，在new窗口中選擇vector waveform file選項。設(shè)置仿真時間區(qū)域，編輯輸入波形，仿真器參數(shù)設(shè)置，啟動仿真器，觀察仿真結(jié)果。3、將設(shè)計項目（一位半加器）設(shè)置成可調(diào)用的元件為了構(gòu)成全加器的頂層設(shè)計，必須將以上設(shè)計的半加器h_adder.bdf設(shè)置成課調(diào)用的底層元件。在半加器原理圖文件處于打開的情況下，選擇菜單filecreate/updatecreate s

6、ymbol files for current file，即可將當(dāng)前電路圖變成一個元件符號存盤，以便在高層次設(shè)計中調(diào)用。圖3 半加器示意圖4、設(shè)計全加器頂層文件 為了建立全加器頂層文件，必須打開一個原理圖編輯窗口，方法同前。1) 選擇菜單filenewblock diagram/schematic file，將其設(shè)置成新的工程，命名為f_adder.bdf。2) 在打開的原理圖編輯窗口中，雙擊鼠標(biāo)，選擇project下先前生成的元件h_adder和若干元器件，按圖2連接好一位全加器電路圖。3) 仿真測試全加器。全程編譯后，打開波形編輯器。選擇filenew命令，在new窗口中選擇vector

7、waveform file選項。設(shè)置仿真時間區(qū)域，編輯輸入波形，仿真器參數(shù)設(shè)置，啟動仿真器，觀察仿真結(jié)果。5、將設(shè)計項目（一位全加器）設(shè)置成可調(diào)用的元件為了構(gòu)成4位全加器的頂層設(shè)計，必須將以上設(shè)計的全加器f_adder.bdf設(shè)置成課調(diào)用的底層元件。在全加器原理圖文件處于打開的情況下，選擇菜單filecreate/updatecreate symbol files for current file，即可將當(dāng)前電路圖變成一個元件符號存盤，以便在高層次設(shè)計中調(diào)用。圖4 一位全加器示意圖6、四位全加器設(shè)計 為了建立4位全加器頂層文件，必須再打開一個原理圖編輯窗口，方法同前。1) 選擇菜單filene

8、wblock diagram/schematic file，將其設(shè)置成新的工程，命名為adder4b.bdf。2) 在打開的原理圖編輯窗口中，雙擊鼠標(biāo)，選擇project下先前生成的元件f_adder和若干元器件，連接好4位全加器電路圖。3）仿真測試全加器。全程編譯后，打開波形編輯器。選擇filenew命令，在new窗口中選擇vector waveform file選項。設(shè)置仿真時間區(qū)域，編輯輸入波形, 仿真器參數(shù)設(shè)置，啟動仿真器，觀察仿真結(jié)果。六、實驗結(jié)果與分析 1.半加器仿真波形圖5 半加器仿真波形由仿真波形分析可得，當(dāng)a,b輸入全0時，co=0,so=0;當(dāng)a=0,b=1時，co=0,s

9、o=1;當(dāng)a=1,b=0時，co=0,s0=1;當(dāng)a,b全1時，co=1,so=0。仿真結(jié)果與半加器真值表表1相同，半加器設(shè)計成功。2. 一位全加器的仿真波形圖圖6 一位全加器的rtl圖圖7 一位全加器的仿真波形圖 由仿真波形分析可得，當(dāng)ain,bin,cin為全0時，cout=0，sum=0;當(dāng)ain=0,bin=0,cin=1時，cout=0；sum=1; 當(dāng)ain=0,bin=1,cin=0時，cout=0；sum=1; 當(dāng)ain=0,bin=1,cin=1時，cout=1；sum=0; 當(dāng)ain=1,bin=0,cin=0時，cout=0；sum=1; 當(dāng)ain=1,bin=0,cin

10、=1時，cout=1；sum=0; 當(dāng)ain=1,bin=1,cin=0時，cout=1；sum=0; 當(dāng)ain,bin,cin為全1時，cout=1，sum=1。由此可得仿真波形與實際一位全加器輸出一致。3.四位全加器仿真波形圖8四位全加器rtl圖9 四位全加器仿真波形由仿真波形分析可得，當(dāng)a0，a1,a2，a3，b0，b1，b2，b3，c0為全0時，cout=0，d0=0，d1=0，d2=0，d3=0;當(dāng)a0=0，a1=0，a2=0，a3=0，b0=0，b1=0，b2=0，b3=0，c0=1時，cout=0，d0=1，d1=0，d2=0，d3=0; 當(dāng)a0=0，a1=0，a2=0，a3=0

11、，b0=0，b1=1，b2=0，b3=0，c0=1時，cout=0，d0=0，d1=1，d2=0，d3=0; 當(dāng)a0=0，a1=0，a2=0，a3=0，b0=1，b1=0，b2=1，b3=0，c0=1時，cout=0，d0=0，d1=1，d2=1，d3=0;其他輸入分析同理，只分析前4組?？傻茫抡娌ㄐ谓Y(jié)果與實際四位全加器輸出結(jié)果相同。附錄四位全加器原理圖：設(shè)計四位全加器設(shè)計一位全加器設(shè)計半加器開始設(shè)計四位全加器流程圖：結(jié)束實驗課程名稱：eda技術(shù)與應(yīng)用實驗項目名稱16進(jìn)制頻率計實驗實驗成績實 驗 者龍濤專業(yè)班級信息sy1001組 別04同 組 者實驗日期2012.12.30一、實驗?zāi)康?掌握

12、計數(shù)器的基本原理，進(jìn)一步加深對頻率計數(shù)器工作原理及電路組成的理解與掌握。2熟悉verilog hdl文本輸入法的使用方法，掌握更復(fù)雜的eda設(shè)計技術(shù)流程和數(shù)字系統(tǒng)設(shè)計方法，完成8位十六進(jìn)制頻率計的設(shè)計。二、實驗儀器 1.計算機及操作系統(tǒng) 2.quartus ii軟件三、 實驗原理 1.根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1s的輸入信號脈沖計數(shù)允許的信號；一秒結(jié)束后，計數(shù)器被鎖入鎖存器，計數(shù)器清零，為下一測頻計數(shù)周期做好準(zhǔn)備。測頻控制信號可以由一個獨立的發(fā)生器來產(chǎn)生。 2. 測頻電路的使能信號cnt_en能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計中的32位二進(jìn)制計數(shù)器

13、的enabl使能進(jìn)行同步控制。 當(dāng)cnt_en高電平時允許計數(shù)；低電平時停止計數(shù)，并保持其所計的脈沖數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號load的上跳沿將計數(shù)器在前一秒鐘的計數(shù)值鎖存進(jìn)各鎖存器中。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號后，必須有清零信號rst_cnt對計數(shù)器進(jìn)行清零，為下一秒的計數(shù)操作準(zhǔn)備。四、 實驗內(nèi)容1.測頻控制電路： 設(shè)計頻率計的關(guān)鍵是設(shè)計一個測頻率控制信號發(fā)生器，產(chǎn)生測量頻率的控制時序。控制時鐘信號clk周期取為2ms，經(jīng)過1000分頻后便可以產(chǎn)生周期為2s的時鐘cnt_en，此作為計數(shù)閘門信號。當(dāng)cnt_en為高電平時，允許計

14、數(shù)；當(dāng)cnt_en由高電平變?yōu)榈碗娖剑ㄏ陆笛氐絹恚r，應(yīng)產(chǎn)生一個鎖存信號，將計數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次cnt_en上升沿到來之前產(chǎn)生清零信號rst_cnt，將計數(shù)器清零，為下次計數(shù)作準(zhǔn)備。2 .32位鎖存器：設(shè)置鎖存器的作用是顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存器的位數(shù)應(yīng)跟計數(shù)器完全一樣。3.計數(shù)器：計數(shù)器以待測信號作為時鐘,清零信號clr到來時,異步清零; cnt_en為高電平時開始計數(shù)。五、 實驗步驟1建立工作庫文件夾和編輯設(shè)計文件1）新建一個文件夾。首先利用windows資源管理器，新建一個文件夾。2）輸入源程序。打開quartus,選擇filenew命令

15、，在new窗口中的design file欄選擇編輯文件的語言類型，這里選擇verilog hdl file選項。然后在verilog hdl文本編譯窗口中輸入以下verilog hdl程序。3）文件存盤。2.創(chuàng)建工程 選擇filenew project wizard命令建立工程，將設(shè)計文件加入工程中。3.編譯前設(shè)置 在對工程進(jìn)行編譯處理前必須給予必要的設(shè)置和約束。4.全程編譯 選擇processingstart compilation命令，啟動全程編譯。5.時序仿真打開波形編輯器，選擇filenew命令，在new窗口中選擇vector waveform file選項。設(shè)置仿真時間區(qū)域，編輯輸入

16、波形，仿真器參數(shù)設(shè)置，啟動仿真器，觀察仿真結(jié)果。測頻控制電路程序如下：module div(cnt_en,clk,load,rst_cnt);input clk;output cnt_en, load,rst_cnt;reg cnt_en, load,rst_cnt;integer i,j;always (posedge clk)beginif(i=499)begin cnt_en=cnt_en;load=load;rst_cnt=rst_cnt; i=0;endelse i=i+1;endendmodule圖1 測頻控制電路的rtl圖圖2測頻控制電路元件圖32位鎖存器程序如下：module

17、locker(lock,din,qout);input lock;/鎖存脈沖，下降沿有效。input31:0 din; /鎖存值輸入。output31:0 qout;/鎖存值。reg31:0 qout;always (negedge lock)beginif(!lock)qout =din;else qout = qout;endendmodule圖3 32位鎖存器的rtl圖圖4 32位鎖存器元器件圖計數(shù)器程序如下：module counter(clr,f_in,q,enabl);input clr,f_in, enabl;output 31:0q;reg 31:0q;always (pose

18、dge f_in ) beginif(!clr) q31:0=0;else if(enabl) beginif(q31:0=32hffffffff) q31:0=0;else q31:0=q31:0+1; endelseq=0;endendmodule圖5 32位計數(shù)器的元器件圖4 頻率計頂層文件設(shè)計頻率計頂層設(shè)計用原理圖的輸入方式，前面已經(jīng)創(chuàng)建了div,counter,locker三個底層文件，調(diào)用它們創(chuàng)建頻率計頂層文件的原理圖。圖6 8位十六進(jìn)制頻率計rtl圖六 實驗結(jié)果及分析1.測頻控制電路仿真波形：圖7測控控制電路時序仿真圖由仿真波形分可得，當(dāng)系統(tǒng)時鐘clk設(shè)定為2ms，經(jīng)過1000分

19、頻后便可以產(chǎn)生周期為2s的閘門信號cnt_en，鎖存信號load，清零信號clr。仿真波形輸出與實際要求相符合。2 .32位鎖存器仿真波形：圖8 32位鎖存器的時序仿真圖 由仿真波形分析可得，采用周期為2s的lock信號的下降沿對計數(shù)模塊的計數(shù)結(jié)果進(jìn)行鎖存，在仿真中l(wèi)ock信號第一個高電平期間，din=277fedd4,在lock信號下降沿到來時，qout輸出為277fedd4，可見din信號鎖存到了qout端。lock信號的第二個高電平期間分析同理。可見，在鎖存模塊中，采用din信號的下降沿對計數(shù)模塊的計數(shù)結(jié)果進(jìn)行鎖存，鎖存時間由lock的周期確定，在仿真中將輸入值din設(shè)定為隨機值，lock設(shè)定為周期為2s的方波，qout為鎖存結(jié)果輸出端，輸出端結(jié)果在lock下降沿到來時刻改變，其余時刻保持為鎖存狀態(tài)滿足實際要求。3.計數(shù)器仿真波形：圖9 32位計數(shù)器的時序仿真圖由仿真波形分析可得，f_in輸入周期為40ms的方波，當(dāng)clr信號和enabl信號都為持續(xù)時間為1s的高電平期間，計數(shù)器開始計數(shù)，q的輸出為十進(jìn)制的25?？梢?，1s/40ms=25,符合實際要求。4 頻率計頂層文