任意波形的設(shè)計(jì)

1、湖北輕工職業(yè)技術(shù)學(xué)院電子設(shè)計(jì)自動(dòng)化實(shí)訓(xùn)報(bào)告題 目 基于CPLD的任意波形發(fā)生器 系 部 信息工程系 專 業(yè) 電子信息工程技術(shù) 班 級(jí) 09 電信 姓 名 朱麗絲 學(xué) 號(hào) 指導(dǎo)教師 趙 欣 2011年06月25日目錄引言2第一章概述2第二章設(shè)計(jì)說明32.1 設(shè)計(jì)要求32.2 設(shè)計(jì)思路3第三章波形發(fā)生器的硬件結(jié)構(gòu)4第四章系統(tǒng)設(shè)計(jì)54.1 正弦波發(fā)生器的設(shè)計(jì)54.2 三角波發(fā)生器的設(shè)計(jì)54.3 方波發(fā)生器的設(shè)計(jì)64.4 波形選擇器的設(shè)計(jì)64.5 D/A轉(zhuǎn)換器7第五章設(shè)計(jì)結(jié)果85.1 軟件仿真結(jié)果85.2 硬件測(cè)試結(jié)果9第六章總結(jié)11第七章 致謝12第八章參考文獻(xiàn)13第九章附錄147.1相關(guān)芯片資料1

2、47.2相關(guān)程序;15引言任意波形發(fā)生器(AWG)是信號(hào)源的一種，它具有信號(hào)源所有的特點(diǎn)和要領(lǐng)。我們傳統(tǒng)都認(rèn)為信號(hào)源主要給被測(cè)電路提供所需的被測(cè)信號(hào)（各種波形），然后用其他儀表測(cè)量感興趣的參數(shù)?？梢娦盘?hào)源在電子實(shí)驗(yàn)和測(cè)試處理中，并不測(cè)量任何參數(shù)，而是根據(jù)使用者的要求，仿真各種測(cè)試信號(hào)，提供給被測(cè)電路，已達(dá)到測(cè)試的需要。任意波形發(fā)生器是一種特殊的信號(hào)源，具有綜合其他信號(hào)源波形生成能力，因而適合各種仿真實(shí)驗(yàn)的需要。為近一步了解波形信號(hào)發(fā)生器的工作原理，我們?cè)O(shè)計(jì)了一種較簡單任意波形發(fā)生器。要求電路至少可以產(chǎn)生正弦波、三角波、方波，并通過鍵盤切換三種波形的輸出。電路設(shè)計(jì)中充分利用EDA-V硬件平臺(tái)實(shí)現(xiàn)

3、該波形發(fā)生器，并使用示波器測(cè)量輸出結(jié)果。第一章概述硬件描述語言HDL是EDA技術(shù)中的重要組成部分，VHDL是當(dāng)前最流行的硬件描述語言之一，此語言具有良好的可靠性、可移植性等特點(diǎn)。本設(shè)計(jì)主要是利用VHDL語言設(shè)計(jì)一個(gè)多功能信號(hào)發(fā)生器，根據(jù)輸入信號(hào)的選擇可以輸出正弦波、三角波、方波3種信號(hào)，主要使用了Altera公司的MAX+plusII軟件。本設(shè)計(jì)利用VHDL語言使用文本輸入法，新建工程，通過設(shè)計(jì)輸入、編譯、仿真完成各種信號(hào)的設(shè)計(jì)，然后生成元器件，再使用原理圖輸入法完成各部分的整合，從而形成一個(gè)完整的多波形信號(hào)發(fā)生器，而后經(jīng)過鎖定引進(jìn)下載數(shù)模轉(zhuǎn)換可以在示波器觀察到波形。第二章設(shè)計(jì)說明2.1 設(shè)計(jì)

4、要求要求電路至少可以產(chǎn)生正弦波、三角波、方波，并通過鍵盤切換三種波形的輸出。電路設(shè)計(jì)中充分利用EDA-V硬件平臺(tái)實(shí)現(xiàn)該波形發(fā)生器，并使用示波器測(cè)量輸出結(jié)果。 至少產(chǎn)生的如下波形 2.2 設(shè)計(jì)思路任意波形發(fā)生器是隨著不斷進(jìn)步的計(jì)算機(jī)技術(shù)和微電子技術(shù)在測(cè)量儀器中的應(yīng)用而形成和發(fā)展起來的一類新型信號(hào)源。基于硬件平臺(tái)的任意波形發(fā)生器具有輸出頻率穩(wěn)定、準(zhǔn)確，波形質(zhì)量好和輸出頻率范圍寬等一系列獨(dú)特的優(yōu)點(diǎn)，是任意波形發(fā)生器研究的一個(gè)重要方向。設(shè)計(jì)將三種波形合并，使它們按操作輸出所需波形，波形選擇與控制功能由時(shí)鐘脈沖輸入選擇模塊完成。當(dāng)選擇一種波形時(shí)，對(duì)應(yīng)的波形模塊輸入時(shí)鐘脈沖，并輸出波形數(shù)據(jù)，其他波形模塊的

5、輸入則始終0，不能輸出波形。但是，其它波形模塊始終有0信號(hào)輸入，也能產(chǎn)生數(shù)據(jù)，會(huì)對(duì)輸出的波形產(chǎn)生干擾。因此，需要輸出波形選擇模塊來選擇有用的波形，隔離干擾數(shù)據(jù)。為了同時(shí)實(shí)現(xiàn)時(shí)鐘脈沖選擇與輸出波形選擇，同時(shí)也為了消除延遲，在輸出波形選擇模塊與時(shí)鐘脈沖選擇脈沖中采用同一組控制開關(guān)。這樣當(dāng)輸入一種控制數(shù)據(jù)時(shí)，輸出的波形也就是所需的波形。第三章波形發(fā)生器的硬件結(jié)構(gòu)AWG的工作過程是,首先接收上位機(jī)送來的波形數(shù)字信號(hào)存儲(chǔ)到SRAM,然后啟動(dòng)控制電路從SRAM取出數(shù)據(jù)送DAC進(jìn)行數(shù)摸轉(zhuǎn)換,轉(zhuǎn)換后的模擬信號(hào)送低通濾波器形成波形。如果DAC工作在150MSPS的速度下,可以以150MHz的頻率送數(shù)據(jù)到DAC進(jìn)

6、行轉(zhuǎn)換,微控制器的晶振輸入一般工作在40MHz以下,沒有這么高的速度送出數(shù)據(jù)到DAC,所以考慮采用CPLD構(gòu)建硬件控制電路。數(shù)據(jù)首先傳送到SRAM,然后在CPLD硬件控制電路的控制下,以150MHz的頻率從SRAM中取數(shù)送DAC轉(zhuǎn)換。其體系結(jié)構(gòu)如圖1所示。如果要形成正弦周期信號(hào),每周期4個(gè)點(diǎn)就可以合成一個(gè)波形,此時(shí)可以輸出約38MHz的高頻信號(hào)。CPLD(復(fù)雜可編程邏輯器件)是在傳統(tǒng)的PAL、GAL基礎(chǔ)上發(fā)展而來的,具有多種工作方式和高集成、高速、高可靠性等明顯的特點(diǎn),在超高速領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣泛的應(yīng)用。與FPGA相比,CPLD比較適合計(jì)算機(jī)總線控制、地址譯碼、復(fù)雜狀態(tài)機(jī)、定時(shí)/計(jì)數(shù)器

7、、存儲(chǔ)控制器等I/O密集型應(yīng)用,且無須外部配置ROM、時(shí)延可預(yù)測(cè)等。目前的CPLD普遍基于E2PROM和Flash電可擦技術(shù),可實(shí)現(xiàn)循環(huán)擦寫。Altera 公司的MAX7000 CPLD配置有JTAG口,支持ISP編程。用VHDL或Verilog HDL設(shè)計(jì)的程序,借助EDA工具經(jīng)過行為仿真、功能仿真和時(shí)序仿真后,通過綜合工具產(chǎn)生網(wǎng)表,下載到目標(biāo)器件,從而生成硬件電路。波形發(fā)生器的結(jié)構(gòu)框圖：第四章系統(tǒng)設(shè)計(jì)本設(shè)計(jì)要求電路可以產(chǎn)生正弦波、三角波、方波三種波形，在具體的設(shè)計(jì)過程中，首先將此三種波形設(shè)計(jì)出來，并在示波器測(cè)量輸出波形的正確性。然后設(shè)計(jì)一個(gè)選擇器，用來選擇輸出波形。最后將選擇器和三種波形聯(lián)

8、系起來，以實(shí)現(xiàn)通過鍵盤切換三種波形的輸出。4.1 正弦波發(fā)生器的設(shè)計(jì)4.1.1 產(chǎn)生原理正弦波可用兩種方法，即計(jì)算法和查表法產(chǎn)生。計(jì)算法要用浮點(diǎn)運(yùn)算，復(fù)雜且耗時(shí)太長，一般不采用。查表法是事先將正弦波的數(shù)據(jù)計(jì)算出來，列表放在程序中，運(yùn)行時(shí)直接調(diào)取數(shù)據(jù)。用公式y(tǒng)=127.5+127.5sin（360n/m）可計(jì)算出正弦波的輸出值，公式中的m為輸出點(diǎn)數(shù)，n=1，2，m。m值取小一些可以提高波形頻率，但波形畸變會(huì)增大，增加輸出點(diǎn)雖然可以改善波形，但輸出頻率會(huì)降低，實(shí)踐表明，m取64時(shí)，可以得到很好的正弦波。4.1.2 原理圖4.2 三角波發(fā)生器的設(shè)計(jì)4.2.1 產(chǎn)生原理三角波的產(chǎn)生較為簡單，因?yàn)樗纳?/p>

9、升沿遵循數(shù)據(jù)加8的規(guī)律。下降沿則按數(shù)據(jù)減8的規(guī)律產(chǎn)生。所以在波形的上升沿只要判斷上一次的數(shù)據(jù)是否為最大值FFH，如果不是最大值，將原數(shù)據(jù)加8輸出；而在波形的下降沿只要判斷上一次數(shù)據(jù)是否為0，如果不是0，則將原數(shù)據(jù)減8即可，當(dāng)數(shù)據(jù)為FFH或0時(shí)，應(yīng)當(dāng)及時(shí)調(diào)整升降標(biāo)志，以便下一次能輸出正確的數(shù)據(jù)。4.2.2 原理圖4.3 方波發(fā)生器的設(shè)計(jì)4.3.1 產(chǎn)生原理方波只有兩個(gè)值，可以采用兩個(gè)極端值0和FFH，這樣只要將緩沖區(qū)中的數(shù)取出求反后輸出即可。設(shè)計(jì)者可據(jù)此直接寫出方波程序。4.3.2 原理圖4.4 波形選擇器的設(shè)計(jì)本設(shè)計(jì)出于提高人機(jī)交互的考慮，設(shè)計(jì)了3位獨(dú)立鍵盤，分別控制波形輸出類型，其原理圖如下

10、：sel：波形選擇位，Q0：正弦波，Q1：三角波，Q2：方波，qout：波形輸出4.5 D/A轉(zhuǎn)換器在整體系統(tǒng)中，波形的幅度值被量化成數(shù)字值存儲(chǔ)在ROM中，通過一組數(shù)據(jù)線輸出代表二進(jìn)制編碼的電平信號(hào)，為了將數(shù)字信號(hào)裝換成模擬信號(hào)，需要用到數(shù)-模轉(zhuǎn)換器，簡稱DAC（Digital-Analog Converter）。為了數(shù)據(jù)處理的準(zhǔn)確性，DAC轉(zhuǎn)換器必須有足夠的轉(zhuǎn)換精度。同時(shí)為了能夠在較高頻率下工作，它必須有足夠快的轉(zhuǎn)換速度。因此，轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量DAC轉(zhuǎn)換器性能優(yōu)劣的主要指標(biāo)。本設(shè)計(jì)中采用完整8位DAC轉(zhuǎn)換器AD558，它的輸入為8位二進(jìn)制數(shù)。DB0-DB7對(duì)應(yīng)ROM的8位輸出，CS、

11、CE端直接接地，外接的參考電壓Vref必須要有足夠的穩(wěn)定度，才能確保應(yīng)有的轉(zhuǎn)換精度。第五章設(shè)計(jì)結(jié)果5.1 軟件仿真結(jié)果5.1.1 正弦波仿真結(jié)果5.1.2 三角波仿真結(jié)果5.1.3 方波仿真結(jié)果5.1.4 波形分析在對(duì)系統(tǒng)進(jìn)行波形仿真時(shí)可以在示波器上觀察到三角波、正弦波和方波的波形。其中三角波以及正弦波的輸出有一定誤差，方波波形較為理想。這一方面與電路設(shè)置的參數(shù)有關(guān)，另一方面也與使用的仿真軟件有關(guān)。對(duì)于上述問題的解決辦法是：改變仿真電路的參數(shù)或著換用版本較高的仿真軟件。當(dāng)然一般產(chǎn)生這種情況的原因多由于電路的參數(shù)設(shè)計(jì)不合理所制。但從仿真波形上可以看出輸出波形的頻率大致與程序中的設(shè)置吻合。波形的幅

12、度與程序設(shè)置的最大值有關(guān)，而頻率受機(jī)器周期的控制。當(dāng)仿真時(shí)，由于存在一定的系統(tǒng)誤差，波形效果不是很好。5.2 硬件測(cè)試結(jié)果定義好管腳，下載程序到硬件上，編譯調(diào)試，控制sel的值，在示波器上看到產(chǎn)生的波形圖如下：當(dāng)SEL=001時(shí)，產(chǎn)生正弦波：當(dāng)SEL=010時(shí)，產(chǎn)生三角波：當(dāng)SEL=100時(shí)，產(chǎn)生方波：在示波器上觀察到的三種波形如上所示，讀出的頻率f=3.1KHZ，幅度A=0.6V。而理論上，系統(tǒng)外接頻率是200KHZ，經(jīng)計(jì)數(shù)器64分頻后，得到的波形頻率是3.125KHZ，與讀出的頻率3.1KHZ相近。幅值由于沒有校準(zhǔn)，讀出的0.6V是錯(cuò)誤的，校準(zhǔn)后正確的值為1.25V。第六章總結(jié)本周為EDA

13、課程實(shí)訓(xùn)周，在這一周的實(shí)訓(xùn)中，我學(xué)到了很多平時(shí)學(xué)不到的東西。首先，通過這次實(shí)訓(xùn)，使我得到了一次全面的運(yùn)用所學(xué)的知識(shí)分析和解決問題。在這個(gè)過程中，剛開始我們是迷茫的，不知從何做起，通脫老師的指導(dǎo)，同學(xué)間的互相學(xué)習(xí)幫助，逐漸有了清晰的概念，也對(duì)自己的課題有了全面系統(tǒng) 的了解。逐漸由被動(dòng)轉(zhuǎn)為主動(dòng)，能夠自己去實(shí)現(xiàn)一些局部功能，到完成整個(gè)課題的設(shè)計(jì)。也使我們?cè)僬n堂學(xué)習(xí)到的模糊的概念也轉(zhuǎn)化為清晰的認(rèn)識(shí)。例如：剛開始的時(shí)候，我想著弄方波和三角波就改表就行，可老師說不許這樣，于是我們都束手無策了。但當(dāng)我們靜下心來時(shí)，就覺得試著寫程序看看，后來發(fā)現(xiàn)我們是能寫成功的。才明白，原來很多時(shí)候是我們自己太不自信了，以為

14、自己寫不出來，但當(dāng)自己真正去嘗試的時(shí)候才發(fā)現(xiàn)一切并沒有自己想象中的那么難，才對(duì)自己有了一個(gè)更加清楚的認(rèn)識(shí)。其次，我明白了謹(jǐn)慎小心對(duì)于實(shí)驗(yàn)來講是必不可少的。由于我們?cè)趯?duì)示波器進(jìn)行校準(zhǔn)時(shí)，只對(duì)其頻率進(jìn)行了校準(zhǔn)，而沒有對(duì)幅度進(jìn)行校準(zhǔn)，所以在最后進(jìn)行讀數(shù)的時(shí)候，其頻率讀的是對(duì)的，而幅度值去錯(cuò)的很離譜，就是因?yàn)樾?zhǔn)的問題，讓結(jié)果錯(cuò)了很遠(yuǎn)。最后，我明白了團(tuán)結(jié)合作的重要性。如果這次沒有我的隊(duì)員的幫助，我想我不會(huì)這么順利的完成這次的實(shí)訓(xùn)設(shè)計(jì)。課程設(shè)計(jì)雖然結(jié)束了，但是我們還有很多的事情要做，對(duì)仍然不熟悉或不了解的知識(shí)點(diǎn)我們要盡快的去學(xué)習(xí)了解，對(duì)課程設(shè)計(jì)中出現(xiàn)的問題我們還要去認(rèn)真的分析研究。還有我們還需要去增強(qiáng)自

15、己的動(dòng)手能力，去不斷的鍛煉，只有這樣該課程設(shè)計(jì)才能發(fā)揮最大的作用以上便是我在此次實(shí)訓(xùn)中總結(jié)與體會(huì)。第七章 致謝在這次的實(shí)訓(xùn)過程中，我要感謝很多人和單位，他們都對(duì)我提供了很大的幫助。首先，我要感謝我們學(xué)校為我們提供了此次實(shí)訓(xùn)的設(shè)備資源和場(chǎng)所。由于，這次的實(shí)訓(xùn)需要運(yùn)用的知識(shí)有：數(shù)字電子技術(shù)、數(shù)字電路EDA技術(shù)、C語言等。而我們的趙欣老師就交了我們其中的2種知識(shí)，而且在這次實(shí)訓(xùn)中，在我們遇到一些問題時(shí)，老師都有指導(dǎo)我們?cè)鯓咏鉀Q。并且在平時(shí)的EDA實(shí)驗(yàn)中，都對(duì)我們耐心的指導(dǎo)，讓我們積累了一定的經(jīng)驗(yàn)，才能使我們?cè)谶@次實(shí)訓(xùn)過程中能順利的完成任務(wù)。而且，趙欣老師在平時(shí)的授課過程中，講課很有重點(diǎn)、不枯燥，這才

16、使我們?yōu)檫@次實(shí)訓(xùn)打下了堅(jiān)實(shí)的理論基礎(chǔ)。所以，在這里我們要特別感謝我們趙欣老師，謝謝！其次，我還要感謝百度文庫為我提供了一個(gè)大的資源共享場(chǎng)所，讓我能在其中找到我所想要的一些資料，使我能很好的做好有關(guān)實(shí)訓(xùn)的一些基礎(chǔ)工作。然后，我還要感謝教我們C語言的肖麗娜老師。肖麗娜老師講課很有方法，讓我們?cè)谳p松愉快的氣氛中學(xué)到C語言的重要知識(shí)。而且，她特別有責(zé)任心，不會(huì)因?yàn)橐s課而放棄教課的質(zhì)量，仍然十分有耐心的教導(dǎo)我們，知道我們掌握了其知識(shí)。正因?yàn)樾惸壤蠋熯@樣的精神，讓我們能夠更好的學(xué)習(xí)EDA的VHDL編程語言，才能在這次的是實(shí)訓(xùn)中，編寫好各種波形的程序，進(jìn)而使這次實(shí)訓(xùn)順利的完成。最后，我還要感謝所有在這次

17、實(shí)訓(xùn)過程中幫助過我們的同學(xué)，特別是我的合作伙伴朱麗絲同學(xué)。是她的耐心和信心感染了了我，讓我們能在不斷地失敗中總結(jié)經(jīng)驗(yàn)，最終取得成功。還有，也是她讓我明白了團(tuán)結(jié)合作的重要性與必要性。在這里，我要再次感謝以上我提到的所有人和單位！謝謝你們！第八章參考文獻(xiàn)（1）作者：顧斌 趙明忠 姜志鵬 馬才根. 數(shù)字電路EDA設(shè)計(jì). 西安：西安電子科技出版社 2012.06.24 訪問（2） 作者：shang_chris. 基于CPLD的任意波形發(fā)生器. /view/c1b0ec1fc5da50e2524d7fed.html 2011.06.24訪問（3） 作者： zho

18、uqihong66. 簡易波形發(fā)生器設(shè)計(jì). /view/0012c4232f60ddccda38a041.html 2011.06.24訪問（4） 作者：. EDA課程設(shè)計(jì)6231. /view/bd648ae8eb6bd9eb23.html 2011.06.24訪問第九章附錄7.1相關(guān)芯片資料7.1.1 AD558D概述AD558DACPORT是一款完整的電壓輸出8位數(shù)模轉(zhuǎn)換器,它將輸出放大器、完全微處理器接口以及精密基準(zhǔn)電壓源集成在單芯片上。無需外部元件或調(diào)整,就能以全精度將8位數(shù)據(jù)總線與模擬系統(tǒng)進(jìn)行接口。

19、這款DACPORT器件的性能和多功能特性體現(xiàn)了近期開發(fā)的多項(xiàng)單芯片雙極性技術(shù)成果。完整微處理器接口與控制邏輯利用集成注入邏輯(I2 L實(shí)現(xiàn),集成注入邏輯是一種極高密度的低功耗邏輯結(jié)構(gòu),與線性雙極性制造工藝兼容。內(nèi)部精密基準(zhǔn)電壓源是一種取得專利的低壓帶隙電路,采用+5 V單電源時(shí)可實(shí)現(xiàn)全精度性能。薄膜硅鉻電阻提供在整個(gè)工作溫度范圍內(nèi)保證單調(diào)性工作所需的穩(wěn)定性（所有等級(jí)器件）,對(duì)這些薄膜電阻運(yùn)用最新激光晶圓調(diào)整技術(shù)則可實(shí)現(xiàn)出廠絕對(duì)校準(zhǔn),誤差在1 LSB以內(nèi),因此不需要用戶進(jìn)行增益或失調(diào)電壓調(diào)整。新電路設(shè)計(jì)可以使電壓在800 ns內(nèi)達(dá)到1/2 LSB精度（滿量程步進(jìn)）。AD558提供四種性能等級(jí)產(chǎn)品

20、。AD558J和AD558K的工作溫度范圍為0C至+70C,AD558S和AD558T則為-55C至+125C。J級(jí)和K級(jí)可采用16引腳塑料(N)或密封陶瓷(D) DIPS封裝,也可采用20引腳JEDEC標(biāo)準(zhǔn)PLCC封裝。S級(jí)和T級(jí)均采用16引腳密封陶瓷DIP封裝。7.1.2 AD558 特點(diǎn) 完整8位DAC 電壓輸出：兩種校準(zhǔn)范圍 內(nèi)部精密帶隙基準(zhǔn)電壓源 單電源供電：+5 V至+15 V 完全微處理器接口 快速建立時(shí)間：1 s內(nèi)電壓達(dá)到1/2 LSB精度 低功耗：75 mW 無需用戶調(diào)整 在工作溫度范圍內(nèi)保證單調(diào)性 規(guī)定了 Tmin至Tmax的所有誤差 小型16引腳DIP和20引腳PLCC封

21、裝 激光晶圓調(diào)整單芯片供混合使用 7.1.3 AD558 封裝圖7.2相關(guān)程序;計(jì)數(shù)器cnt 的程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt isport(clk:in std_logic;q:out std_logic_vector(5 downto 0);end;architecture one of cnt issignal q1:std_logic_vector(5 downto 0);beginprocess(clk)beginif clkevent and

22、 clk=1 thenq1=q1+1;end if;end process;q=q1;end one;正弦波程序：library ieee;-正弦波use ieee.std_logic_1164.all;entity zhengxian isport(address: in std_logic_vector (5 downto 0);inclock: in std_logic;outclock: in std_logic;q: out std_logic_vector (7 downto 0);end zhengxian;architecture sny of zhengxian issign

23、al sub_wire0: std_logic_vector (7 downto 0);component lpm_romgeneric (lpm_width: natural;lpm_widthad: natural;lpm_address_control: string;lpm_outdata: string;lpm_file: string);port (outclock: in std_logic ;address: in std_logic_vector (5 downto 0);inclock: in std_logic ;q: OUT std_logic_vector (7 do

24、wnto 0);end component;beginq 8,lpm _widthad = 6,lpm _address_control = registered,lpm _outdata = registered ,lpm_file = E:/shixun/sin.mif)prot map (outclock = outclock,address = address,inclock = inclock,q = sub_wire0);end syn;三角波程序：library ieee;-三角波 use ieee.std_logic_1164.all;use ieee.std_logic_un

25、signed.all;entity sanjiao isport(clk:in std_logic;qin:in std_logic_vector (5 downto 0);q: std_logic_vector (7 downto 0);end sanjiao;architecture behave of sanjiao issignal qin1: std_logic_vector (7 downto 0);begin process(clk) beginIF clkevent and clk=1 then if (qin=) thenqin1=; elsIF (qin) thenqin1=