數(shù)字邏輯虛擬實驗指導書

1、目 錄目 錄1第一章 數(shù)字邏輯虛擬實驗簡介21.1虛擬實驗環(huán)境介紹21.2虛擬實驗的一般步驟41.3 實驗調(diào)試方法5第二章 常用組件介紹62.1邏輯門電路62.2觸發(fā)器92.3功能部件10第三章 實驗方案143.1 組合邏輯電路143.1.1舍入與檢測電路的設計143.1.2全加/全減器設計153.2 同步時序邏輯電路173.2.1同步模4可逆計數(shù)器173.2.2“1001”序列檢測器193.3 異步時序邏輯電路設計213.3.1脈沖異步計數(shù)器的設計213.3.2啟停電路設計233.4 算術電路設計243.4.1串行加法器的設計243.4.2十進制加法器的設計263.5 控制電路的設計283.

2、5.1時鐘脈沖控制器的設計283.5.2時序脈沖產(chǎn)生器的設計30附錄i 虛擬實驗平臺中提供的芯片321組合邏輯芯片321.1常用邏輯門芯片321.2常用中規(guī)模芯片382時序邏輯芯片492.1觸發(fā)器類芯片492.2中規(guī)模時序邏輯芯片53附錄ii 半導體集成電路型號命名法66第一章 數(shù)字邏輯虛擬實驗簡介1.1虛擬實驗環(huán)境介紹傳統(tǒng)的數(shù)字邏輯實驗是針對問題所提出的設計要求，經(jīng)過分析、綜合制定實現(xiàn)方案，并在特定的硬件環(huán)境下，通過使用各種物理器件構造出相應的邏輯電路，對理論設計方案的正確性加以驗證。數(shù)字邏輯虛擬實驗臺是對真實硬件實驗環(huán)境的“虛擬化”，圖1-1所示是一個簡單的虛擬實驗臺。圖1-1 數(shù)字邏輯虛

3、擬實驗臺數(shù)字邏輯虛擬實驗臺由輸入控制實驗電路模塊輸出顯示等三個部分組成。虛擬實驗箱與真實實驗箱相比具有穩(wěn)定性高、配置靈活的優(yōu)點。根據(jù)實驗規(guī)模的大小，三個部分中的模塊數(shù)目可以靈活的進行配置。例如，當實驗所需的電路模塊增多時，可提供規(guī)模相應更大的實驗箱，如圖1-2所示。圖1-2 相對圖1-1規(guī)模更大的數(shù)字邏輯虛擬實驗臺1。輸入控制部分輸入控制部分位于實驗箱的下方，包括：（1） 邏輯開關。ki插座的輸出對應于開關ki設置的相應邏輯值，開關向上表示輸出高電平，邏輯值為“1”；開關向下表示輸出低電平，邏輯值為“0”，實驗中可根據(jù)需要設置數(shù)據(jù)或控制狀態(tài)。（2） 按鈕開關。按鈕開關pi是由r-s觸發(fā)器消顫動

4、電路組成的單脈沖發(fā)生器，用于產(chǎn)生單脈沖信號。每按一次按鈕pi時，相應的輸出插座pi輸出脈沖一個，用于時序發(fā)生器的啟動信號或?qū)嶒炿娐返拿}沖信號。（3） vcc對cnd 可輸出5v直流電源。（4） 時鐘信號發(fā)生器，可控制發(fā)出4種不同頻率的時鐘信號。2實驗電路模塊實驗電路模塊位于實驗箱的中間，包括不同規(guī)模的集成電路插座。每個插座上可以插入引腳數(shù)目匹配的芯片。3。輸出顯示部分位于實驗箱的上方，包括：（1） 顯示燈。顯示燈為紅色，當li插座接高電平時，燈亮；當li插座接低電平或沒接信號時，燈滅。在實驗中可用來顯示數(shù)據(jù)或?qū)嶒炿娐返妮斎胼敵鰻顟B(tài)。 輸出顯示部分位于實驗箱的上方，包括：（2） 七段譯碼顯示器。

5、利用邏輯電平開關打入十進制數(shù)對應的8421碼電信號，顯示器即顯示“0”“9”各數(shù)字。實驗時，可用來顯示相應的輸出數(shù)據(jù)。右圖是虛擬實驗臺上的七段譯碼顯示器，其中，上一排接線柱“da8 da4 da2 da1 1dp”對應左邊的七段譯碼顯示器，下面的一排接線柱“db8 db4 db2 d1 dp”對應右邊的七段譯碼顯示器。1.2虛擬實驗的一般步驟數(shù)字邏輯虛擬實驗的一般程序可分為準備階段、布線與驗證階段、調(diào)試階段以及實驗完成后書寫實驗報告等。1。實驗準備階段實驗前的準備工作做得越充分，實驗成功的可能性就越大。因此，不可忽視實驗前的準備，實驗前應做好如下工作。（1） 認真閱讀實驗目的、要求及內(nèi)容，并復

6、習有關的理論知識；（2） 根據(jù)實驗內(nèi)容所提出的要求，給出問題的邏輯描述并寫出相應邏輯函數(shù)表達式。（3） 根據(jù)實驗所提供的集成電路組件，將輸出函數(shù)表達式轉(zhuǎn)換成適當?shù)男问?，并繪制邏輯電路圖。2布線與方案驗證完成理論設計后，即可在虛擬實驗臺上進行布線與方案驗證。（1） 器件安裝，即在虛擬實驗臺上插入實驗提供的組件。（2） 布線，即建立芯片引腳之間的真確連接。連線時最好選用不同顏色，以便區(qū)別不同用途。（3） 方案驗證。確認連接無誤后，即可打開實驗臺電源并撥動相應開關等，同時觀察輸出顯示燈或七段顯示譯碼器的狀態(tài)變化。操作時記錄輸入輸出結果，并將記錄結果與理論值進行比較。如果實驗結果正確，則實驗成功；如果

7、實驗結果不正確則必須進行調(diào)試。3分析與思考實驗完成后，應對實驗結果和各種實驗現(xiàn)象進行分析與思考，找出理論與實際的差距，提出自己的見解。最后，應回答指定的思考題。4實驗報告在完成全部實驗過程后，可利用工具自動生成實驗報告。實驗報告一般包括以下幾項內(nèi)容：（1） 實驗目的；（2） 實驗所用儀器和組件；（3） 實驗內(nèi)容；（4） 實驗邏輯電路圖；（5） 實驗布線方案；（6） 實驗結果分析；（7） 回答思考題。1.3 實驗調(diào)試方法盡管在實驗前做好了充分準備，實驗過程中也很認真，但依然可能發(fā)生各種非正?，F(xiàn)象，使實驗結果與設計要求有出入，致使電路不能完成預期的邏輯功能，通常將其稱為“電路故障”。因此，我們在進

8、行實驗時必須認真記錄各種非正?，F(xiàn)象，并對記錄結果進行分析，找出故障原因。產(chǎn)生故障的原因通常有下面幾種： 1.電路設計錯； 2.連線錯誤；3.集成電路組件使用不當或功能不正常； 4.操作錯誤等。為使實驗順利進行，或便于排除故障，在完成連線后，應對所有連線復查一遍，檢查是否漏接和錯接。在實驗中，如果出現(xiàn)故障，首先應檢查實施的正確性，即操作是否正確，連線是否有錯等。若連線有錯，則只需糾正即可。如果肯定連和操作均無問題，則應檢查設計方案，看所設計的電路圖是否能滿足邏輯功能的要求，這一點也是不可忽視的。 在排除故障和錯誤的過程中，應對排錯的方法、修改后的設計方案等作詳細記錄。實驗中常見的錯誤有芯片未連接

9、電源線和地線，電源開關未打開，接線錯誤，芯片錯用，設計方案有錯誤等。第二章 常用組件介紹2.1邏輯門電路 一二輸入四與非門74ls00 y= aba b(a) 邏輯圖& vcc 4b 4a 4y 3b 3a 3y 1a 1b 1y 2a 2b 2y gnd（b）外引線排列圖14 13 12 11 10 9 8 74ls001 2 3 4 5 6 7 二 。二輸入四或非門74ls02 vcc 4y 4b 4a 3y 3b 3a1y 1a 1b 2y 2a 2b gnd(b) 外引線排列圖14 13 12 11 10 9 8 74ls021 2 3 4 5 6 7y= a+ba b(a) 邏輯圖1

10、 三六門反向器74ls04 vcc 6a 6y 5a 5y 4a 4y1a 1y 2a 2y 3a 3y gnd(b) 外引線排列圖14 13 12 11 10 9 8 74ls041 2 3 4 5 6 7y=a a(a) 邏輯圖 1四二輸入四與門74ls08 vcc 4b 4a 4y 3b 3a 3y1a 1b 1y 2a 2b 2y gnd(b) 外引線排列圖14 13 12 11 10 9 8 74ls081 2 3 4 5 6 7y=aba b(a) 邏輯圖 &五三輸入三與非門74ls10 y=abca b c(a) 邏輯圖 & vcc 1c 1y 3c 3b 3a 3y1a 1b

11、2a 2b 2c 2y gnd(b) 外引線排列圖14 13 12 11 10 9 8 74ls101 2 3 4 5 6 7 y=abcd a b c d（a）邏輯圖 & vcc 2d 2c nc 2b 2a 2y1a 1b nc 1c 1d 1y gnd(b) 外引線排列圖14 13 12 11 10 9 8 74ls201 2 3 4 5 6 7六 四入雙與非門74ls20 七三輸入三或非門74ls27 vcc 1c 1y 3c 3b 3a 3y1a 1b 2a 2b 2c 2y gnd(b) 外引線排列圖14 13 12 11 10 9 8 74ls271 2 3 4 5 6 7 y=

12、a+b+ca b c(a) 邏輯圖 1八二輸入四或門74ls32 vcc 4b 4a 4y 3b 3a 3y1a 1b 1y 2a 2b 2y gnd(b) 外引線排列圖14 13 12 11 10 9 8 74ls321 2 3 4 5 6 7y=a+ba b(a) 邏輯圖1九. 二輸入四異或門74ls86y=ab= a b + a ba b（a）邏輯圖=1 vcc 4b 4a 4y 3a 3b 3y1a 1b 1y 2a 2b 2y gnd(b) 外引線排列圖14 13 12 11 10 9 8 74ls861 2 3 4 5 6 72.2觸發(fā)器一負沿觸發(fā)雙j-k觸發(fā)器74ls73 1j

13、1 q 1q gnd 2k 2q 2 q1ck 1clr 1k vcc 2ck 2clr 2j (b) 外引線排列圖14 13 12 11 10 9 8 74ls731 2 3 4 5 6 7 q qclr(a) 邏輯圖 k ck j 輸 入 輸 出clr ck j k q l x x x lh h l l qo h h l hl h l h lh h h h qo h h x x q (c) 功能表 二正沿觸發(fā)雙d觸發(fā)器74ls74 vcc 2rd 2d 2c 2sd 2q 2q 1rd 1d 1c 1sd 1q 1 q gnd (b) 外引線排列圖14 13 12 11 10 9 8 74

14、ls741 2 3 4 5 6 7 q qrd sd(a) 邏輯圖c d 輸 入 輸 出 sd rd c d q l h x x h l h l x x l h l l x x h* h* h h h h l h h l l h h h l x qo (c) 功能表 注：* 這種情況下是不穩(wěn)定的，即當預置和清除輸入回到高電平時，狀態(tài)將不能保持。2.3功能部件一十進制計數(shù)器74ls90 cpa nc qa qd gnd qb qc cpb r01 r02 nc vcc s 91 s 92 (a) 外引線排列圖14 13 12 11 10 9 8 74ls901 2 3 4 5 6 7 輸 入 輸

15、 出cp r01 r02 s9 1 s92qd qc qb qax h h l x l l l lx h h x l l l l lx x x h h h l l h x l x l 計 數(shù) l x l x 計 數(shù) l x x l 計 數(shù) x l l x 計 數(shù) （b）復位記數(shù)功能表 n 輸 出 qd qc qb qa0123456789 l l l l l l l h l l h l l l h h l h l l l h l h l h h l l h h h h l l l h l l h 計數(shù)脈沖n最低位 qa qb qc qd 最高位 計數(shù)脈沖n cpa cpb （c）8421碼計數(shù)

16、方式 qa qb qc qdcpa 74ls90cpb m=5 m=2 (d) 計數(shù)時的狀態(tài)表 二 .五位移位寄存器74ls96clr 串行data ck 置數(shù)ld(b) 邏輯圖qa qb qc qd qe 74ls96 a b c d eclr qa qb qc gnd qd qe datack a b c vcc d e ld (a) 外引線排列圖16 15 14 13 12 11 10 9 74ls961 2 3 4 5 6 7 8清除clr置數(shù)ld預 置時鐘ck串行data輸 出a b c d eqa qb qc qd qellhhhhhhlxhhhlllx x x x xl l l

17、l lh h h h hl l l l lh l h l hx x x x xx x x x xx x x x xxxxlllxxxxxxhll l l l ll l l l lh h h h hqa0 qb0 qc0 qd0 qe0h qb0 h qd0 hqa0 qb0 qc0 qd0 qe0h qa n qb n qc n qd nl qa n qb n qc n qdn （c）功能表三四位數(shù)值比較器74ls85 vcc a3 b2 a2 a1 b1 a0 b0b3 ab fab fa=b fab gnd(a) 外引線排列圖16 15 14 13 12 11 10 9 74ls851 2

18、 3 4 5 6 7 8比 較 輸 入聯(lián) 級 輸 入輸 出a3 b3a2 b2a1 b1a0 b0ababfab3a3b2a2b1a1b0a0b0a0=b0a0=b0a0=b0a0=b0a0=b0a0=b0xxxxxxxx100x10xxxxxxxx010x10xxxxxxxx001100101010101000010101010101000100000000001100 （b）功能表四 雙全加器74ls183 vcc 2a 2b 2cn 2cn+1 nc 2 1a nc 1b 1cn 1cn+1 1 gnd (b) 外引線排列圖14 13 12 11 10 9 8 74ls1831 2 3

19、4 5 6 7 (a) 邏輯圖 cn+1a b cn五四位并行加法器74ls83b4 4 c4 c0 gnd b1 a1 1a4 3 a3 b3 vcc 2 b2 a2(a) 外引線排列圖16 15 14 13 12 11 10 9 74ls831 2 3 4 5 6 7 8 功能如下： 該芯片可實現(xiàn)兩個四位二進制數(shù)a4a3a2a1和b4b3b2b1相加。c0為進位輸入，4321為和數(shù)輸出，c4為兩數(shù)相加產(chǎn)生的進位輸出。 引 線 名 稱功 能輸入端clrld d,c,b,acpu cpd 清除預置控制預置初置累加記數(shù)脈沖累減記數(shù)脈沖輸出端qdqcqbqa記數(shù)置進位輸出負脈沖借位輸出負脈沖六四位

20、二進制同步可逆計數(shù)器74ls193vcc a clr qcb qcc ld c d b qb qa cpd cpu qc qd gnd (a) 外引線排列圖16 15 14 13 12 11 10 9 74ls1931 2 3 4 5 6 7 8 （b）功能表 七七段譯碼 / 驅(qū)動器74ls48引線名稱功 能 dcba檢查顯示碼各段工作滅零輸入8421bcd碼滅零輸入/ 滅零輸出a,b,c,d,e,f,g七段譯碼值 vcc f g aibr b d ca d gnd e (a) 外引線排列圖1 162 153 144 135 126 117 108 9bc lt ib / qbr （b）引線功

21、能表輸 入 輸 出 d c b aa b c d e f g h h l l l lh x l l l hh x l l h lh x l l h hh x l h l lh x l h l hh x l h h lh x l h h hh x h l l lh x h l l h h h h h h h h h h hh h h h h h ll h h l l l lh h l h h l hh h h h l l hl h h l l h hh l h h l h hl l h h h h hh h h l l l lh h h h h h hh h h l l h h （c）譯碼功能表

22、第三章 實驗方案3.1 組合邏輯電路3.1.1舍入與檢測電路的設計一、實驗目的掌握組合邏輯電路的設計方法及簡化技術，熟悉常用門電路的使用方法。二、實驗所用組件三輸入三與非門組件2片，型號為74ls10；二輸入四與非門組件2片，型號為74ls00；六門反相器組件1片，型號為74ls04；二輸入四異或門組件1片，型號為74ls86。三、實驗內(nèi)容用所給定的集成電路組件設計一個多輸出邏輯電路，該電路的輸入為842i碼，f1為“四舍五入”輸出信號，f2為奇偶檢測輸出信號。當電路檢測到輸入的代碼大于或等于(5)10時，電路的輸出f1=1；其他情況f1=0。當輸入代碼中含1的個數(shù)為奇數(shù)時，電路的輸出f2=1

23、，其他情況f2=0。該電路的框圖如圖3.1所示。b4b1b8f1f2b2舍入與檢測 電 路圖3. 1 舍入與檢測電路結構框圖四實驗步驟1理論設計（1）列出真值表； （2）寫出輸出函數(shù)表達式，并畫出邏輯電路圖。2安插芯片和布線在虛擬實驗臺上安插好所需芯片，并按照所設計的電路圖接線，注意將電路的輸入端接實驗臺的開關（例如，b8、b4、b2、b1分別接k1、k2、k3、k4），電路輸出按至實驗臺顯示燈（例如，f1、f2分別接指示燈l1、l2）。3功能驗證通過撥動開關輸入8421代碼。每輸入一個代碼后觀察顯示燈，并將結果記錄在表3.1中。 表3.1b8b4b2b10000000011000011110

24、000110011000101010101f1f24實驗結果分析將操作記錄結果與理論設計比較，看是否實現(xiàn)了預定功能，若未實現(xiàn)預定功能則應該分析實驗現(xiàn)象，找出故障原因。5思考題 （1）化簡包含無關條件的邏輯函數(shù)時應注意什么？ （2）多輸出邏輯函數(shù)化簡時應注意什么？（3）你所設計的電路是否達到了最簡？為什么？3.1.2全加/全減器設計一、實驗目的掌握簡單運算電路的設計方法及實現(xiàn)過程。二、實驗所用組件三輸入三與非門組件1片，型號為74ls10；二輸入四與非門組件1片，型號為74ls00；六門反相器組件1片，型號為74ls04；二輸入四異或門組件1片，型號為74ls86；三、實驗內(nèi)容用給定的與非門和異

25、或門設計一電路，該電路既能實現(xiàn)一位加法器又能實現(xiàn)一位減法器的功能。當電路的控制狀態(tài)s=0時，電路實現(xiàn)加法運算；當電路的控制狀態(tài)s=1時，電路實現(xiàn)減法運算。其框圖如圖3.2所示：圖3.2全加/全減器的結構框圖全加/全減器sabcf1f2四、實驗步驟 1理論設計（1）列出真值表； （2）寫出輸出函數(shù)表達式，并畫出邏輯電路圖；2安插芯片和布線在虛擬實驗臺上安插好所需芯片，并按照所設計的電路圖接線，注意將電路的輸入端接實驗臺的開關，電路輸出接至實驗臺顯示燈；3功能驗證通過撥動開關輸入。每輸入一個代碼后觀察顯示燈，并將結果記錄在表3.2中。表3.2s a b cf1 f2s a b cf1 f20 0

26、0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 14實驗結果分析將操作記錄結果與理論設計比較，看是否實現(xiàn)了預定功能，若未實現(xiàn)預定功能則應該分析實驗現(xiàn)象，找出故障原因。5. 思考題 （1）你理解了如何用邏輯運算實現(xiàn)算術運算嗎？ （2）全加器與全減器有哪些相同？哪些不同？3.2 同步時序邏輯電路3.2.1同步模4可逆計數(shù)器一、實驗目的掌握同步時序邏輯電路的設計方法，加深對同步時序電路工作過程的理解；熟悉觸發(fā)器的使用。二、實驗所用組件負

27、沿雙jk觸發(fā)器組件2片，型號為74ls73；二輸入四與非門組件2片，型號為74ls00；二輸入四或非門組件1片，型號為74ls02；三輸入三與非門組件1片，型號為74ls10；二輸入四異或門組件1件，型號為74ls86；六門反向器組件2片，型號為74ls04 。三、實驗內(nèi)容利用所給組件，設計一個mealy型同步模4可逆計數(shù)器，其框圖如圖3.3所示：z圖3.3 同步模4可逆計數(shù)器框圖可 逆計數(shù)器xcpy2y1 圖中，x為控制變量，當x0時進行加1計數(shù)，x=1時進行減1計數(shù)；y2、y1為計數(shù)狀態(tài)；z為進位或借位輸出信號。四、實驗步驟 1理論設計（1）作出狀態(tài)圖和狀態(tài)表； （2）寫出激勵函數(shù)和輸出函

28、數(shù)表達式，并畫出邏輯電路圖；2安插芯片和布線在虛擬實驗臺上安插好所需芯片，并按照所設計的電路圖接線，注意將電路的輸入端x接實驗臺的開關，時鐘端接單脈沖；電路的輸出和狀態(tài)接至實驗臺顯示燈；3功能驗證先將輸入端x對應的開關撥向“0”，然后輸入四個單脈沖。再將輸入端x對應的開關撥向“1”，然后輸入四個單脈沖。觀察顯示燈的變化，并將結果記錄在表3.3中。表3.3現(xiàn) 態(tài)y2 y1次態(tài)/輸出z輸入x=0輸入x=10 00 11 01 14實驗結果分析將操作記錄結果與理論設計比較，看是否實現(xiàn)了預定功能，若未實現(xiàn)預定功能則應該分析實驗現(xiàn)象，找出故障原因。5. 思考題 （1）同步時序電路與組合電路有何區(qū)別？ （

29、2）你理解了mealy型電路輸出與輸入和狀態(tài)的關系嗎？（3）用時間圖說明z ，y2,y1與cp之間的關系。（4）假如要你設計一個模6可逆計數(shù)器，需要用多少個觸發(fā)器？3.2.2“1001”序列檢測器一、實驗目的掌握同步時序邏輯電路中序列檢測器的設計方法，加深對同步時序邏輯電路兩種模型的理解。二、實驗所用組件雙d觸發(fā)器組件2片，型號為74ls74；二輸入四與非門組件2片，型號為74ls00；二輸入四或非門組件1片，型號為74ls02；三輸入三與非門組件1片，型號為74ls10；二輸入四或門組件1件，型號為74ls32；六門反向器組件2片，型號為74ls04。 三、實驗內(nèi)容利用所給組件分別按meal

30、y型和moore型同步時序邏輯電路的設計方法設計一個“1001”序列檢測器。其框圖如圖3.4所示。序列檢測器x時鐘z圖3.4 “1001”序列檢測器結構框圖該電路的邏輯功能是在輸入端x上串行輸入二進制字符串，每一位二進制字符與時鐘脈沖cp同步。每當輸入的字符串中出現(xiàn)“1001”序列時，在輸出端z產(chǎn)生一個高電平，即z=1，其它情況z=0。典型輸入、輸出序列如下：x：0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1z：0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1四、實驗步驟 1理論設計（1）作出兩種模型的狀態(tài)圖和狀態(tài)表； （2）寫出兩種模型的激勵函數(shù)和輸出函數(shù)表達式

31、，并畫出邏輯電路圖；2安插芯片和布線在虛擬實驗臺上安插好所需芯片，并按照所設計的電路圖接線，注意將電路的輸入端x接實驗臺的開關，時鐘端接單脈沖；電路的輸出和狀態(tài)接至實驗臺顯示燈；3功能驗證撥動輸入端x對應的開關輸入二進制代碼，每撥動一次數(shù)據(jù)開關按一下單脈沖鍵以便將給定輸入序列送入檢測器中，同時記下顯示燈li的狀態(tài)。分別將mealy和moore電路的實驗結果記錄在表3.4和表3.5中。 表3.4 表3.5現(xiàn) 態(tài)y2 y1次態(tài)輸出z輸入x=0輸入x=10 00 11 01 1現(xiàn) 態(tài)y2 y1次態(tài)/輸出z輸入x=0輸入x=10 00 11 01 14實驗結果分析將操作記錄結果與理論設計比較，看是否實

32、現(xiàn)了預定功能，若未實現(xiàn)預定功能則應該分析實驗現(xiàn)象，找出故障原因。5. 思考題（1） mealy型電路和moore電路有哪些區(qū)別？（2） 在你所設計的電路中是否存在多余狀態(tài)？若有多余狀態(tài)，會對電路的正常工作狀態(tài)產(chǎn)生怎樣的影響？3.3 異步時序邏輯電路設計3.3.1脈沖異步計數(shù)器的設計一、實驗目的 熟悉并掌握脈沖異步時序電路的分析方法，加深對異步時序電路的理解。掌握電平異步時序電路實驗的設計方法及如何消除臨界競爭。二、實驗所用組件雙j-k觸發(fā)器芯片二片，型號為74ls73；二輸入四與門芯片一片，型號為74ls08；六門反相器 一片，型號為7ls04；三輸入三“與非”門 一片，型號為74ls10 。三、實驗內(nèi)容將圖3.5所示的脈沖異步計數(shù)器電路圖在實驗臺上實現(xiàn)；分析該計數(shù)器工作原理。圖3.5 脈沖異步計數(shù)器結構框圖四、實驗步驟1安插芯片和布線在虛擬實驗臺上安插好所需芯片，并按照圖3.5所示的電路圖接線，將圖中的輸入端x接單脈沖按鈕p1；各觸發(fā)器的輸出端q4，q3，q2，和q1分別接至指示燈l4，l3，l2和l1；將輸出端z接至指示燈l6 。2功能驗證首先將各觸發(fā)器清零。即將所有觸發(fā)器置零端rd接至開關k1，通過拔動開關實現(xiàn)清零。按動單脈沖按鈕