時(shí)鐘與時(shí)序資料

1、1 第6章 時(shí)鐘與時(shí)序 集成電路設(shè)計(jì)系列 2 本章概要 概述 時(shí)鐘控制 時(shí)鐘誤差 時(shí)鐘誤差來源 時(shí)鐘分布技術(shù) 時(shí)鐘產(chǎn)生 自定時(shí)系統(tǒng) CLK 3 本章參考書 Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 10 &7。 中譯本：周潤德等譯，數(shù)字集成電路-電路、系統(tǒng)與設(shè)計(jì)，電 子工業(yè)出版社，2004.10。第10章和第7章。 John P. Uyemura, Introduction

2、 to VLSI Circuits and Systems, John Wiley & Sons, Inc., 2002. Chapters 15. 中譯本：周潤德譯，超大規(guī)模集成電路與系統(tǒng)導(dǎo)論，電子工 業(yè)出版社，2004.1。第15章。 4 6.1 概述 時(shí)序與時(shí)鐘 什么是時(shí)序（timing） 預(yù)先定義好的電路各個(gè)部分的開關(guān)事件的順序 時(shí)序由時(shí)鐘信號對電路各個(gè)部分的控制來實(shí)現(xiàn) 時(shí)鐘（clock）的作用 使系統(tǒng)各個(gè)部分工作同步 使信號沿給定通路有序移動 時(shí)鐘頻率決定了系統(tǒng)總體的速度 5 6.1 概述 信號按時(shí)序分類 同步信號 與系統(tǒng)時(shí)鐘同時(shí)翻轉(zhuǎn) 與系統(tǒng)時(shí)鐘的相位差已知 中等同步信號 與系統(tǒng)時(shí)鐘

3、的頻率相同 與系統(tǒng)時(shí)鐘的相位差未知 近似同步信號 與系統(tǒng)時(shí)鐘的頻率略有不同 異步信號信號 與系統(tǒng)時(shí)鐘無關(guān) 6 6.1 概述 同步(synchrounous)信號 與系統(tǒng)時(shí)鐘頻率相同 與系統(tǒng)時(shí)鐘的相位差已知 數(shù)據(jù)流與系統(tǒng)時(shí)鐘保持同步 Cin和Out信號與系統(tǒng)時(shí)鐘CLK同步 Combinational Logic R1R2 CinCout Out In CLK 7 6.1 概述 中等同步(mesochrounous)信號 與系統(tǒng)時(shí)鐘的頻率相同 與系統(tǒng)時(shí)鐘的相位差未知 D1和ClkA同步，D4與ClkB同步 若D1、D2之間的相位差未知，則D1和D2中等同步 若ClkA與ClkB之間的相位差未知，則

4、ClkA和ClkB中等同步 控制器、可變延遲線構(gòu)成的中等同步器，可使D1、D3恢復(fù)為同步 8 6.1 概述 近似同步(plesiochrounous)信號 與系統(tǒng)時(shí)鐘的頻率名義上相同，實(shí)際上略有不同 常發(fā)生在采用兩個(gè)或更多個(gè)獨(dú)立的時(shí)鐘發(fā)生器的電路中 C1和C2的頻率不完全相同 利用時(shí)鐘恢復(fù)電路及FIFO來使C3與C4同步，利用FIFO使C5與C1中等同步 C4 C5 9 6.1 概述 異步(asynchrounous)信號 在任何時(shí)候隨意變化，不服從任何本地時(shí)鐘 利用握手協(xié)議實(shí)現(xiàn)自定時(shí) 優(yōu)點(diǎn)：延時(shí)等于本地邏輯的延時(shí)，不受時(shí)鐘誤差的影響，全模塊化設(shè)計(jì) 缺點(diǎn)：增加電路復(fù)雜性及通信開銷 接到啟動信號

5、I時(shí)開始運(yùn)算，完成運(yùn)算后產(chǎn)生完成信號DV，表示輸出有效并鎖 存到下一級寄存器中，下一個(gè)邏輯塊接到啟動信號后開始運(yùn)算 10 6.2 時(shí)鐘控制 時(shí)鐘控制方式 基于傳輸管/傳輸門 基于寄存器/鎖存器 11 6.2 時(shí)鐘控制 時(shí)鐘控制方式1:傳輸管與傳輸門 nFET傳輸管傳輸管：簡單，速度較快，輸出有高 電平損失Vmax=VDD-VTn pFET傳輸管傳輸管：簡單，速度較慢，輸出有低 電平損失Vmin=|Vtp| CMOS傳輸門傳輸門：速度較快，全軌傳輸0,VDD ，需 2個(gè)FET，結(jié)構(gòu)與連線相對復(fù)雜 12 輸出單元單元單元輸入 數(shù)據(jù)移動進(jìn)程： 0101 321 2/T2/T2/T2/T 6.2 時(shí)鐘

6、控制 基于傳輸管的鐘控邏輯鏈 13 NOTFET tt反相器的延時(shí)傳輸管的延時(shí)每級延時(shí)nFET 6.2 時(shí)鐘控制 鐘控移位寄存器鏈 14 nFETnFETf nFETnFETr t t 94. 2 18 nFET , , 下降時(shí)間 上升時(shí)間 傳輸管延時(shí) pFETNOTLH nFETNOTHL t t 2 . 2 2 . 2 CMOS , , 高電平轉(zhuǎn)換時(shí)間低電平 低電平轉(zhuǎn)換時(shí)間高電平 反相器延時(shí) pFETpFETf pFETpFETr t t 18 94. 2 pFET , , 下降時(shí)間 上升時(shí)間 傳輸管延時(shí) 6.2 時(shí)鐘控制 鐘控移位寄存器鏈單元延時(shí) （較?。┑停┹斎敫哏娍丶拇嫫鲉卧訒r(shí)（

7、較大）高）輸入低鐘控寄存器單元延時(shí)（ NOTLHnFETf NOTHLnFETr tt tt , , ( 15 6.2 時(shí)鐘控制 最高時(shí)鐘頻率限制:延遲時(shí)間 移位寄存器鏈 最短時(shí)鐘半周期 最高時(shí)鐘頻率 鐘控組合邏輯鏈 最短時(shí)鐘半周期 最高時(shí)鐘頻率 NOTHLnFETr tt T , min 2 )(2 11 ,min max NOTHLnFETr ttT f CLFETr tt T , min 2 )(2 11 ,min max CLFETr ttT f 任意組合邏輯鏈的延時(shí) 16 而隨tV dt dV CI in in inleak 移位寄存器單元 1 1V的最小電壓反相器識別輸入為邏輯 1

8、max | VVVh in tt 維持時(shí)間 h tT f 2 11 max min 最低時(shí)鐘頻率 6.2 時(shí)鐘控制 最低時(shí)鐘頻率限制:電荷泄漏 h t T max 2 最長時(shí)鐘半周期 17 Mh VVVtf中點(diǎn)電壓要 1maxmax , p n Tn p n TpDD M VVV V 1 | pp nn p n LW LW / / 6.2 時(shí)鐘控制 抑制電荷泄漏途徑:降低中點(diǎn)電壓 18 6.2 時(shí)鐘控制 抑制電荷泄漏途徑:鎖定節(jié)點(diǎn)電位 組合邏輯單元 19 D Clk Q D Clk Q ClkClk D D QQ 鎖存器 Latch 電平敏感 輸入-輸出透明 寄存器 Register，flip

9、-flops 邊沿觸發(fā) 輸入-輸出不透明 時(shí)鐘處于高電平（低電平）時(shí)D=Q時(shí)鐘處于上升沿（下降沿）時(shí)DQ 6.2 時(shí)鐘控制 時(shí)鐘控制方式2:鎖存器與寄存器 20 6.2 時(shí)鐘控制 基于寄存器的鐘控邏輯鏈 regpdpdpdpdCLK ttttT ,321 ),max( 21 6.2 時(shí)鐘控制 基于鎖存器的鐘控邏輯鏈 鎖存式鐘控 邏輯鏈 等效的寄存式 鐘控邏輯鏈 相當(dāng)于1個(gè)寄存器相當(dāng)于1個(gè)寄存器 BpdCLK ApdCLK tT tT , , 2 1 2 1 BpdApdCLK ttT , 錯(cuò)誤！ 22 6.2 時(shí)鐘控制 用剩時(shí)間借用 Q D In CLB_A Q DQD CLK1 L1 L2

10、L1 CLK2CLK1 CLB_B tpd,A tpd,B CLK1 CLK2 TCLK abcde tpd,A a valid b valid tDQ tpd,B c valid d valid tDQ e valid slack passed to next stage a一旦有效，CLB_A即可開始它的運(yùn)算，不必等到，計(jì)算結(jié)束的時(shí)刻為b有效時(shí)刻，不必等到 c一旦有效，CLB_B即可開始它的運(yùn)算，不必等到，計(jì)算結(jié)束的時(shí)刻為d有效時(shí)刻，不必等到 CLKBpdApd Ttt ,CLK T5 . 0用剩時(shí)間 CLK T5 . 1時(shí)間每個(gè)邏輯塊的最長運(yùn)算 23 6.2 時(shí)鐘控制 實(shí)例:寄存器與鎖存

11、器時(shí)鐘控制的比較 負(fù)沿觸發(fā)寄存器時(shí)鐘控制流水線負(fù)沿觸發(fā)寄存器時(shí)鐘控制流水線 正鎖存器時(shí)鐘控制流水線正鎖存器時(shí)鐘控制流水線 ns125)( min CLK T ns100)( min CLK T 24 6.2 時(shí)鐘控制 時(shí)鐘交疊冒險(xiǎn)競爭 號競爭。導(dǎo)通，引起電路產(chǎn)生信的電路可能會同時(shí)部分 控制和期且互有重疊，則在重疊均有上升沿和下降沿，、若 時(shí)鐘交疊時(shí)鐘交疊 25 波形 時(shí)序圓圖 消除了冒險(xiǎn)競爭 取代 取代 作用 2 1 2/ 0) 21 T tt 脈沖寬度 （互相不交疊 特點(diǎn) 21 、時(shí)產(chǎn)生缺點(diǎn)：需從同一信號同 6.2 時(shí)鐘控制 兩相不交疊時(shí)鐘 26 6.2 時(shí)鐘控制 兩相時(shí)鐘有限狀態(tài)機(jī) 27波

12、形 時(shí)序圓圖 6.2 時(shí)鐘控制 三相不交疊時(shí)鐘 28 預(yù)充電 求值 本身具有時(shí)鐘控制數(shù)據(jù)流的功能 6.2 時(shí)鐘控制 動態(tài)多米諾邏輯 29 特點(diǎn) 同時(shí)預(yù)充電 逐級依次求值 問題 要求時(shí)鐘半周期 各級的延時(shí)之 和 過長的邏輯鏈會 因電荷泄漏導(dǎo)致 預(yù)充電荷的喪失 6.2 時(shí)鐘控制 動態(tài)邏輯鏈 30 =0：第一級p管導(dǎo)通，對第二級n管進(jìn)行預(yù)充電； 第二級p管截止，輸出Q處于Hi-Z態(tài)。 =1：第一級n管導(dǎo)通，對D做求值運(yùn)算（反相）； 第二級n管導(dǎo)通，對第一級的輸出作反相運(yùn)算，輸出到Q。 =0：第二級截止，輸出Q得以保持； 第一級再次預(yù)充電。 6.2 時(shí)鐘控制 TSPC寄存器 31 不重疊 全軌輸出 無

13、延遲 t，對所有0 VVV DD 0, 0 rf tt T f T 1 時(shí)鐘頻率 時(shí)鐘周期 6.3 時(shí)鐘誤差 理想時(shí)鐘信號 32 6.3 時(shí)鐘誤差 時(shí)鐘誤差的類型 Clk1 Clk2 tSK tJS 時(shí)鐘偏差（時(shí)鐘偏差（Clock Skew） 時(shí)鐘抖動（時(shí)鐘抖動（Clock Jitter） 時(shí)鐘延遲（時(shí)鐘延遲（Clock Delay） 33 6.3 時(shí)鐘誤差 時(shí)鐘偏差:定義 定義 集成電路中兩點(diǎn)之間時(shí)鐘翻轉(zhuǎn)在空間上的差別 IC上兩點(diǎn)i和j之間的時(shí)鐘偏差為=ti-tj 不改變時(shí)鐘周期 類型 正偏差0 負(fù)偏差時(shí)間波動 電源電壓的變化 靜態(tài)慢變化：不同模塊要求的供電電流不一樣 動態(tài)快變化：瞬態(tài)電流引

14、發(fā)的電源線的IR壓降及電感壓降的變化 57 6.4 時(shí)鐘誤差來源 電容耦合 串?dāng)_：時(shí)鐘線與相鄰信號線之間的電容耦合 柵電容的變化：柵電容與所加電壓有關(guān)時(shí)鐘負(fù)載與 鎖存器/寄存器的當(dāng)前狀態(tài)及下一個(gè)狀態(tài)有關(guān) 四種電平變化（00， 01, 10 ,11）引起的CKb的變化 58 6.5 時(shí)鐘分布技術(shù) 設(shè)計(jì)目標(biāo)及內(nèi)容 設(shè)計(jì)目標(biāo) 時(shí)鐘偏差最小 時(shí)鐘抖動最小 時(shí)鐘網(wǎng)絡(luò)功耗最小 設(shè)計(jì)內(nèi)容 時(shí)鐘網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu) 導(dǎo)線材料的類型 導(dǎo)線和緩沖器的尺寸 上升、下降時(shí)間 負(fù)載電容的劃分 59 時(shí)鐘接收點(diǎn)按每組4點(diǎn)分組連接組內(nèi)各點(diǎn) 6.5 時(shí)鐘分布技術(shù) 時(shí)鐘分組布線(1) 60 以水平線分隔以垂直線分隔 以水平線分組并 連

15、接組內(nèi)各點(diǎn) 連接相鄰組 6.5 時(shí)鐘分布技術(shù) 時(shí)鐘分組布線(2) 61 H單元H樹 時(shí)鐘發(fā)送點(diǎn) 時(shí)鐘接收點(diǎn) 中點(diǎn)X到H樹的任何1個(gè)端點(diǎn)A的距離都相等 中點(diǎn)X到H樹的任何1個(gè)端點(diǎn)A的延時(shí)都相等 6.5 時(shí)鐘分布技術(shù) H樹法 62 時(shí)鐘驅(qū)動器樹布線對稱(H樹)應(yīng)用布線不對稱應(yīng)用 6.5 時(shí)鐘分布技術(shù) 驅(qū)動器樹(1) 63 時(shí)鐘驅(qū)動器樹與互連 線寄生參數(shù)的配合 6.5 時(shí)鐘分布技術(shù) 驅(qū)動器樹(2) 64 目標(biāo)：在A、B、C等處產(chǎn)生無偏差的時(shí)鐘信號 方法：運(yùn)用邏輯努力尋求驅(qū)動器尺寸及連線長度的最優(yōu)化設(shè)計(jì) 6.5 時(shí)鐘分布技術(shù) 非對稱時(shí)鐘分配電路 65 驅(qū)動器鏈法驅(qū)動器鏈法 單鏈驅(qū)動多點(diǎn)。單鏈所含驅(qū)動器

16、的級數(shù)及 級間尺寸比要根據(jù)X處的總負(fù)載電容而定。 對驅(qū)動器強(qiáng)度要求高。 分配樹法分配樹法 多點(diǎn)分別驅(qū)動。對驅(qū)動器強(qiáng)度要求低，但 布線復(fù)雜，通孔及接觸孔多，物理布局需 滿足延時(shí)均勻要求。 6.5 時(shí)鐘分布技術(shù) 時(shí)鐘驅(qū)動方法 66 6.5 時(shí)鐘分布技術(shù) RC匹配分布實(shí)例 IBM微處理器 將芯片劃分為10個(gè)負(fù) 載均衡的部分（瓦片） 全局時(shí)鐘驅(qū)動器將時(shí) 鐘分布到10個(gè)瓦片驅(qū) 動器上 用瓦片內(nèi)的RC匹配 驅(qū)動器樹將時(shí)鐘分配 到每個(gè)瓦片內(nèi)的580 個(gè)子驅(qū)動器上 依次類推 67 6.5 時(shí)鐘分布技術(shù) 時(shí)鐘延時(shí)分布實(shí)例 時(shí)鐘延時(shí)（時(shí)鐘延時(shí)（Z）隨空間（）隨空間（X,Y）的分布）的分布 負(fù)載不均衡負(fù)載基本均衡

17、68 Driver Driver Driver Driver GCLK GCLK GCLK GCLK 6.5 時(shí)鐘分布技術(shù) 網(wǎng)格法 特點(diǎn) 將時(shí)鐘分布到每個(gè)格 點(diǎn)上 處處有時(shí)鐘接入點(diǎn) 適合時(shí)鐘網(wǎng)絡(luò)的最后 一級 優(yōu)點(diǎn) 允許在設(shè)計(jì)后期改動 無需進(jìn)行RC匹配 缺點(diǎn) 冗余互連線較多 互連功耗較大 電容較大 69 6.5 時(shí)鐘分布技術(shù) 層次化時(shí)鐘設(shè)計(jì) Alpha 21264處理器采用了兩個(gè)層次 的時(shí)鐘網(wǎng)格 優(yōu)點(diǎn) 設(shè)計(jì)靈活性大，全局時(shí)鐘和局部時(shí)鐘各自設(shè)計(jì) 有利于采用門控選通時(shí)鐘來降低功耗 缺點(diǎn) 減少時(shí)鐘偏差不容易 可利用時(shí)序驗(yàn)證工具來解決 70 6.5 時(shí)鐘分布技術(shù) 實(shí)例:Alpha 21064微處理器 時(shí)

18、鐘頻率200MHz 0.75um工藝 單層時(shí)鐘驅(qū)動器結(jié)構(gòu) 時(shí)鐘驅(qū)動為5級緩沖的 二進(jìn)制樹結(jié)構(gòu) 時(shí)鐘的總負(fù)載為3.25nF 71 6.5 時(shí)鐘分布技術(shù) 實(shí)例:Alpha 21164微處理器(1) 芯片特性 時(shí)鐘頻率300MHz 0.5umCMOS工藝 芯片面積16.5x18.1mm 930萬個(gè)晶體管 時(shí)鐘特性 時(shí)鐘總負(fù)載3.75nF 時(shí)鐘功耗20W（芯片總功耗的40 ） 雙層驅(qū)動器結(jié)構(gòu)（1層居中，2層 分列左右）pre-driver final drivers trise = 0.35ns tskew = 150ps tcycle= 3.3ns 時(shí)鐘驅(qū)動器位置 時(shí)鐘波形 72 6.5 時(shí)鐘分布技

19、術(shù) 實(shí)例:Alpha 21164微處理器(2) Clock Drivers 芯片的顯微照片 降低時(shí)鐘偏差影響的對策 時(shí)鐘布線方向與數(shù)據(jù)流方向相 反 采用電平靈敏傳輸門鎖存器的 標(biāo)準(zhǔn)單元 本地時(shí)鐘緩沖器的尺寸優(yōu)化， 以使其時(shí)鐘偏差最小 相鄰鎖存器之間至少插入1個(gè)緩 沖門，以減少延時(shí) 73 6.5 時(shí)鐘分布技術(shù) 實(shí)例:Alpha 21164微處理器(3) 時(shí)鐘延時(shí)的空間分布 左右驅(qū)動其輸出 處的時(shí)鐘偏差為0 絕對時(shí)鐘偏差的 最大值90ps 關(guān)鍵指令和執(zhí)行 單元的時(shí)鐘均在 65ps內(nèi)到達(dá) 74 6.5 時(shí)鐘分布技術(shù) 實(shí)例:Alpha 21164微處理器(4) 在間距較寬的連線之 間，插入虛設(shè)的多邊型

20、 填充材料CMP刻蝕 均勻改善層間介質(zhì)厚 度的均勻性改善互連 分布電容的均勻性減 少時(shí)鐘誤差 75 6.5 時(shí)鐘分布技術(shù) 實(shí)例:Alpha 21264微處理器(1) 芯片特性 時(shí)鐘頻率600MHz 0.35umCMOS工藝 時(shí)鐘特性 層次化網(wǎng)格時(shí)鐘驅(qū)動 窗格化時(shí)鐘分布 有利于縮短驅(qū)動器到負(fù)載的 距離 四邊驅(qū)動，可減少制造偏差 造成的影響 分布均勻，有利于電源供電 和散熱 trise = 0.35nstskew = 50ps tcycle= 1.67ns PLL 窗格結(jié)構(gòu)的時(shí)鐘分布 時(shí)鐘波形 76 時(shí)鐘偏差在芯片上的分布 ps 5 10 15 20 25 30 35 40 45 50 ps 30

21、0 305 310 315 320 325 330 335 340 345 上升時(shí)間在芯片上的分布 6.5 時(shí)鐘分布技術(shù) 實(shí)例:Alpha 21264微處理器(2) 77 6.5 時(shí)鐘分布技術(shù) 設(shè)計(jì)規(guī)則 采用H樹法和網(wǎng)格法均可減少時(shí)鐘偏差，前者的缺點(diǎn)是需進(jìn)行全 路徑的RC匹配，后者的缺點(diǎn)是會增加電容負(fù)載和功耗 采用差分寄存器可避免時(shí)鐘因受負(fù)載數(shù)據(jù)變化而產(chǎn)生抖動 采用門選通時(shí)鐘電路可節(jié)省功耗，但會引起功耗不均勻?qū)е碌臅r(shí) 鐘誤差 如果數(shù)據(jù)沿一個(gè)方向流動，使其流動方向與時(shí)鐘線走向相反，可 消除時(shí)鐘偏差引起的競爭，但會使芯片性能降低 將電源線或地線放到時(shí)鐘線旁邊，可減少時(shí)鐘線與相鄰信號線之 間的串?dāng)_

22、利用虛設(shè)填料可以改善層間介質(zhì)層厚度的不均勻性，從而減少時(shí) 鐘偏差 采用電源去耦電容可改善電源電壓不穩(wěn)引起的時(shí)鐘抖動，但大的 去耦電容在片內(nèi)難以制作 78 產(chǎn)生所需的時(shí)鐘波形施加可控的信號延時(shí) 提升時(shí)鐘信號 的驅(qū)動強(qiáng)度 與外部時(shí)鐘作相 位比較 相位差 產(chǎn)生延遲線 控制電壓 被調(diào)整至正確相位的 時(shí)鐘信號 6.6 時(shí)鐘產(chǎn)生 基本原理 79 時(shí)鐘穩(wěn)定時(shí)鐘穩(wěn)定：用PLL檢測輸入和輸出時(shí)鐘信號，若發(fā)現(xiàn)二者有相位差，則對其相位 進(jìn)行調(diào)整，最終產(chǎn)生所需相位的時(shí)鐘信號 時(shí)鐘恢復(fù)時(shí)鐘恢復(fù)：用PLL檢測輸入和參考時(shí)鐘信號，若發(fā)現(xiàn)二者有相位差，則對輸入時(shí) 鐘信號的相位進(jìn)行調(diào)整，最終產(chǎn)生與參考信號準(zhǔn)確同步的時(shí)鐘信號 6

23、.6 時(shí)鐘產(chǎn)生 PLL的作用 80 6.6 時(shí)鐘產(chǎn)生 PLL的構(gòu)成 Digital System Divider Crystal Oscillator PLL Chip 1 Digital System PLL Chip 2 fsystem = N x fcrystal fcrystal, B頻率，則UP平均脈沖數(shù)DN平均脈沖數(shù)，脈沖差正比于頻率差 若A頻率B頻率，則UP平均脈沖數(shù)鍵盤被敲擊的頻率 問題2：采樣信號正好在時(shí)鐘高低電平之間 對策：需判斷一個(gè)異步信號是高電平還是低電平（執(zhí)行這一功能的電路稱為同步器） 問題3：同步器完成判斷需要時(shí)間，這可能導(dǎo)致出錯(cuò)（稱為同步失效） 對策：加長做出決定

24、前的等待時(shí)間，以減少出錯(cuò)概率（exp(等待時(shí)間） Asynchronous system Synchronous system Synchronization fCLK fin 109 6.8 同步器 CMOS鎖存器作為同步器 CLK=0時(shí)，Q=D CLK=1時(shí)，更新D 即使CLK與D不同步，而且中間過渡狀態(tài)可能不確定，但Q最終仍 然能夠得到一個(gè)正確的D值 CLK int I2 I1 DQ CLK 110 6.8 同步器 鎖存器電壓隨時(shí)間的變化 非穩(wěn)態(tài) 穩(wěn)態(tài) 非穩(wěn)態(tài)穩(wěn)態(tài) 達(dá)到最終穩(wěn)態(tài)的極性取決于最初 亞穩(wěn)態(tài)的位置 達(dá)到最終穩(wěn)態(tài)所需的時(shí)間取決于 晶體管的尺寸及寄生電容的大 小 2.0 1.0 0

25、.0 0100200300 V out time ps 111 6.8 同步器 鎖存器非穩(wěn)態(tài)分析:瞬態(tài)響應(yīng) 的變化規(guī)律為節(jié)點(diǎn)的電壓隨時(shí)間時(shí)刻關(guān)斷，則鎖存器某假定采樣時(shí)鐘在tt0 / )0()( t MSMS eVvVtv 最終穩(wěn)態(tài)電壓初始節(jié)點(diǎn)電壓 鎖存器時(shí)間常數(shù) 內(nèi)，即仍然處于不確定區(qū)間之后，假定等待一段時(shí)間,)( IHIL VVtvT IHIL VTvV)( / )()0()( T MSIHMS T ILMSMS eVVVveVVV 二者成負(fù)指數(shù)關(guān)系 ，出錯(cuò)概率圍引起出錯(cuò)的輸入電壓范可見，等待時(shí)間T 112 6.8 同步器 鎖存器非穩(wěn)態(tài)分析:出錯(cuò)概率 若Vin為周期波形，平均周期 為Tsig

26、nal，且上升和下降時(shí)間 相同均為tr，上升和下降均為 線性，則 sync signal r swing T ILIH T init sync init sync signal r swing ILIH init N TT t V eVV T eP TN T T P N T t V VV Pv 1 MTF )( )( )0( )0( / 平均失效時(shí)間 時(shí)的出錯(cuò)概率出前等待一段時(shí)間采用同步器且在觀察輸 率不采用同步器的出錯(cuò)概 處在不確定區(qū)間的概率 signal r TT T t 與信號周期與采樣周期 系統(tǒng)時(shí)間常數(shù) 等待時(shí)間 上升時(shí)間 取決于 113 6.8 同步器 鎖存器非穩(wěn)態(tài)分析:數(shù)值例子 時(shí)

27、鐘頻率f=200MHz采樣周期T=5ns 等待時(shí)間T= T5ns，信號周期Tsignal=50ns 信號上升時(shí)間tr=0.5ns，系統(tǒng)時(shí)間常數(shù)=150ps 電壓擺幅VH-VL=2.5V VIH-VIL0.5V 出錯(cuò)概率1.38x10-9個(gè)錯(cuò)誤/秒 平均失效時(shí)間MTF（T）=7x108s(23年） 若不等待，MTF（0）=2.5s 114 6.8 同步器 同步-異步接口的設(shè)計(jì)考慮 根據(jù)產(chǎn)品應(yīng)用需求確定允許的最小失效時(shí)間MTF 按可能出現(xiàn)的最長的系統(tǒng)時(shí)間常數(shù)來設(shè)計(jì)MTF 通過增加T值可減少M(fèi)TF 通過串聯(lián)一定數(shù)量的同步器來增加T（當(dāng)TT時(shí)） 等待時(shí)間的增加會減慢系統(tǒng)的速度 115 6.8 同步器

28、判斷器:作用 判斷器的作用 決定兩個(gè)事件中哪一個(gè)先發(fā)生 如多個(gè)處理器訪問同一個(gè)資源，或者共用一個(gè)大的存儲器等 同步器是判斷器的一個(gè)特例 判斷一個(gè)信號翻轉(zhuǎn)發(fā)生在時(shí)鐘之前還是時(shí)鐘之后 輸入連至?xí)r鐘的判斷器 116 Req1 Req2 Req1 Req2 Ack1 Ack2 Arbiter Ack1 Ack2 (a) Schematic symbol (b) Implementation A B Req1 Req2 A B Ack1 t (c) Timing diagram VT gap metastable 6.8 同步器 判斷器:實(shí)現(xiàn) 邏輯符號 電路實(shí)現(xiàn) 時(shí)序圖 有一段時(shí)間不確定、觸發(fā)器進(jìn)入亞穩(wěn)

29、態(tài)， 均為 ：之一變?yōu)?、 ：均為 BA q、q AckA q、q AckAckA、B q、q :12Re1Re 11011Req 12Re1Re 0211 02Re1Re 117 6.9 新進(jìn)展 光時(shí)鐘分布 光時(shí)鐘分配電時(shí)鐘分配 優(yōu)點(diǎn) 延時(shí)很小，且偏差幾乎為零，對溫度不敏感 時(shí)鐘邊沿在經(jīng)過很長距離后不會變差 無電磁干擾 缺點(diǎn) 光學(xué)接收器及用于分配的光波導(dǎo)設(shè)計(jì)難度大 制作工藝難度大，成品率低 采用光信號作為系統(tǒng)時(shí)鐘控制信號 118 6.10 結(jié)論 同步設(shè)計(jì)簡單，速度快，但存在高速全局時(shí)鐘分布問題，目前尚難解決 自定時(shí)無時(shí)鐘分配問題，但要設(shè)計(jì)一個(gè)對競爭、活鎖和死鎖都比較穩(wěn)定可靠 的單元網(wǎng)絡(luò)并不容

30、易 全局異步、局部同步是可能的解決方案 119 END 第17章 時(shí)鐘與時(shí)序 120 號競爭。導(dǎo)通，引起電路產(chǎn)生信的電路可能會同時(shí)部分 控制和期且互有重疊，則在重疊均有上升沿和下降沿，、若 時(shí)鐘交疊時(shí)鐘交疊 6.1 概述 時(shí)鐘交疊 121 頻率相同、相位不 同的時(shí)鐘信號 不同邏輯模塊采用不同相位的時(shí)鐘信號 不同步的模塊之間的通信利用接口電路來實(shí)現(xiàn) 6.5 時(shí)鐘的產(chǎn)生和分配 非同步系統(tǒng)時(shí)鐘 122 系統(tǒng)時(shí)鐘處理器時(shí)鐘 6.5 時(shí)鐘的產(chǎn)生和分配 非同頻系統(tǒng)時(shí)鐘 123 6.6 系統(tǒng)設(shè)計(jì)考慮 算術(shù)邏輯單元(ALU) 對兩個(gè)n位的輸入A、B施加算術(shù)邏輯運(yùn)算，得到n位的結(jié)果C 124 用一位的邏輯電路（

31、位 片）的重復(fù)使用來實(shí)現(xiàn) 多位的運(yùn)算 第p位位片的內(nèi)部結(jié)構(gòu) 6.6 系統(tǒng)設(shè)計(jì)考慮 位片式設(shè)計(jì):結(jié)構(gòu) 125 優(yōu)點(diǎn) 可復(fù)用：將位片作為標(biāo)準(zhǔn)單元，1位設(shè)計(jì)多位設(shè)計(jì) 布線容易：位片內(nèi)布線簡單，位片間布線規(guī)則 缺點(diǎn) 對某些電路（如可同時(shí)處理多個(gè)輸入的電路）不一定 是最優(yōu)方案 尺寸與形狀固定，布局缺乏靈活性 6.6 系統(tǒng)設(shè)計(jì)考慮 位片式設(shè)計(jì):特點(diǎn) 126 CPU與主存之間的延遲顯著 CPU與主存之間的空間距離和電氣距離往往較遠(yuǎn) 系統(tǒng)板級時(shí)鐘CPU時(shí)鐘 6.6 系統(tǒng)設(shè)計(jì)考慮 Cathe存儲器(1) 127 緩存Cathe 作用：加速CPU與主存之間的讀寫速度 位置：CPU內(nèi)的本地讀/寫存儲器 構(gòu)成：小容量

32、，高速，SRAM 類型： I-Cathe：指令緩存，指令來自存放程序代碼的主存 D-Cathe：數(shù)據(jù)緩存，存放欲傳送到主存的操作數(shù) 6.6 系統(tǒng)設(shè)計(jì)考慮 Cathe存儲器(2) 128 采用多條流水線來提高數(shù)據(jù)及數(shù)據(jù)處理速度 采用指令緩存來加快數(shù)據(jù)流及指令流從主存儲器的 導(dǎo)出或?qū)?6.6 系統(tǒng)設(shè)計(jì)考慮 雙發(fā)射超標(biāo)量計(jì)算機(jī) 129 串行 脈沖系統(tǒng)，數(shù)據(jù)按時(shí)鐘周期順序流動 速度較慢，取決于時(shí)鐘頻率及電路延時(shí) 并行 多個(gè)單元同時(shí)操作 速度較快，取決于體系結(jié)構(gòu) 6.6 系統(tǒng)設(shè)計(jì)考慮 信號處理方式(1) 130 處理器單元 決定信號流向 并行處理網(wǎng)絡(luò)中并行處理網(wǎng)絡(luò)中 的規(guī)則排布的規(guī)則排布 6.6 系統(tǒng)設(shè)計(jì)考慮 信號處理方式(2) 131 6.2 時(shí)鐘控制 時(shí)鐘控制元件:D觸發(fā)器 上升沿有效之上升沿有效之D觸發(fā)器 時(shí)鐘處于上升沿時(shí)，DQ D觸發(fā)器有延遲時(shí)間tff 速度較塊、占用面積較小 132 6.2 時(shí)