EDA技術(shù)實(shí)驗(yàn)講義

1、EDA技術(shù)實(shí)驗(yàn)講義配 GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng) )EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書目錄實(shí)驗(yàn)一簡(jiǎn)單門電路設(shè)計(jì)與仿真 4.實(shí)驗(yàn)二七人表決器的設(shè)計(jì) 6.實(shí)驗(yàn)三顯示電路設(shè)計(jì) 7.實(shí)驗(yàn)四四位全加器的設(shè)計(jì) 9.實(shí)驗(yàn)五 序列檢測(cè)器設(shè)計(jì) 11實(shí)驗(yàn)六分頻器的設(shè)計(jì) 1.3實(shí)驗(yàn)七步進(jìn)電機(jī)設(shè)計(jì) 1.4實(shí)驗(yàn)八8051/89c51核及片上系統(tǒng)設(shè)計(jì) 1. 6附錄 1 實(shí)驗(yàn)電路結(jié)構(gòu) 1.2附錄 2GW48PK2 系統(tǒng)芯片引腳對(duì)照表 2. 2附錄 3 EDA技術(shù)實(shí)驗(yàn)報(bào)告范例 2.32 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)簡(jiǎn)單門電路設(shè)計(jì)與仿真一、實(shí)驗(yàn)?zāi)康?、熟悉 Quartus 6.0 或 Quartus 9.0

2、軟件的使用方法2、通過實(shí)驗(yàn)掌握組合邏輯電路的 EDA原理圖輸入設(shè)計(jì)法，通過電路的仿真和硬 件驗(yàn)證，學(xué)會(huì)對(duì)實(shí)驗(yàn)板上的 FPGA/CPLD進(jìn)行編程下載，進(jìn)一步了解門電路的功能。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)三、實(shí)驗(yàn)原理在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，叫做 數(shù)據(jù)選擇器，也稱為多路選擇器或多路開關(guān)。1 、輸入、輸出信號(hào)分析輸入信號(hào)： 4 路數(shù)據(jù)，用 D0、D1、D2、D3表示；兩個(gè)選擇控制信號(hào)，用 S1、S0表輸出信號(hào)：用 Y表示，它可以是 4 路輸入數(shù)據(jù)中的任意一路，究意是哪一路完 全由選擇控制信號(hào)決定。示意框圖如

3、圖 1-1 所示。輸入數(shù)據(jù)D0D1D2D34選1數(shù)據(jù)選擇器Y 輸出信選擇控制信號(hào)圖 1-1 4 選 1 數(shù)據(jù)選擇器示意框圖1 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書 -2、真值表表 1-1 4 選 1 數(shù)據(jù)選擇器的真值表輸入輸出DS1S0YD000D0D101D1D210D2D311D33、邏輯表達(dá)式Y(jié) D0S1S0 D1S1S0 D2S1S0 D3S1S0四、實(shí)驗(yàn)內(nèi)容1、為本項(xiàng)工程設(shè)計(jì)建立文件夾（文件名不能用中文）2、輸入設(shè)計(jì)項(xiàng)目和存盤（1）打開原理圖編輯窗口（2）編輯 4選 1數(shù)據(jù)選擇器的原理圖在 Quartus 圖形編輯方式下，從 /altera/90/quartusprimitiveslogi

4、c 元件 庫中調(diào)出 4選1數(shù)據(jù)選擇器設(shè)計(jì)所需要的元件， 包括4個(gè)三輸入端與非門、 1個(gè)四輸 入端與非門和 2個(gè)非門。按照?qǐng)D 1-2 所示的原理電路，完成 4選1數(shù)據(jù)選擇器原理 圖輸入設(shè)計(jì)。圖 1-2 中，D3、D2、D1和 D0是數(shù)據(jù)輸入端， S1和 S0 是控制輸入端， Y是數(shù)據(jù)輸出端2 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書 -（2）文件存盤以 mux41.bdf 為文件名保存在工程目錄中。（3）建立工程為 mux41.bdf 建立工程，工程名可以與文件夾相同。（4）編譯編譯執(zhí)行 Processing/Start/Compilation 命令或按工具欄中的相應(yīng)按鈕對(duì)設(shè)計(jì) 文件進(jìn)行編譯和改錯(cuò)。3、仿

5、真在 Quartus 波形編輯方式下，編輯 mux41.bdf 的波形文件，并完成輸入信號(hào) D3、D2、D1和 D0，控制信號(hào) S1和 S0電平的設(shè)置。波形文件編輯結(jié)束后以 mux41.vwf 為波形文件名存盤。啟動(dòng)仿真器“ Processing/Start Simulation ”命令，仿真開始，觀察仿真波形 進(jìn)行設(shè)計(jì)電路的功能驗(yàn)證。波形編輯文件與仿真報(bào)告文件（ Simulation Report ）是 分開的。4、引腳鎖定GW48-PKE DA實(shí)驗(yàn)開發(fā)系統(tǒng)選擇的目標(biāo)芯片為 EPC6Q240C8，N選擇的實(shí)驗(yàn)電路模 式 5（參閱附錄 1），并通過查閱附錄 2 有關(guān)芯片引腳對(duì)照表，確定引腳分別

6、為： D3 接 PIO7（鎖定在第 240腳），D2接 PIO6（鎖定在第 239腳），D1接 PIO5（鎖定在第 238腳）， D0接 PIO4（鎖定在第 237腳），S1接 PIO1（鎖定在第 234腳），S0接 PIO0（鎖定在第 233 腳），Y接 PIO8（鎖定在第 1 腳）。5、編程下載與硬件驗(yàn)證最后存儲(chǔ)這些引腳鎖定的信息后， 必須再編譯 （啟動(dòng) Start Compilation ）一次， 才能將引腳鎖定的信息編譯進(jìn)編程下載文件中完成引腳鎖定后。 然后打開 GW48實(shí)驗(yàn) 開發(fā)系統(tǒng)的電源，在菜單 Tool 中選擇 Programmer，在彈出的對(duì)話框 Mode欄中選擇 JTAG 編

7、程模式， 再選擇下載文件， 文件名為 mux41.sof ，最后單擊下載 Start 按鈕。 下載成功后，選擇實(shí)驗(yàn)電路模式 5，設(shè)定輸入信號(hào) D3-D0，改變 S1 和 S0，觀察輸出 Y的變化，硬件驗(yàn)證數(shù)據(jù)選擇器的功能是否正確。五、實(shí)驗(yàn)報(bào)告詳細(xì)敘述 4 選 1 數(shù)據(jù)選擇器的設(shè)計(jì)流程；給出仿真圖；最后給出硬件測(cè)試流程 和結(jié)果（樣式見附錄 3）3 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)二 七人表決器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、初步了解 VHDL 語言；2、學(xué)會(huì)用行為描述方式來設(shè)計(jì)電路。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、 GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)三、實(shí)驗(yàn)原理1、用七個(gè)開關(guān)作為表決器

8、的 7 個(gè)輸入變量，輸入變量為邏輯“ 1”時(shí)表示表決 者“贊同”；輸入變量為“ 0”時(shí)，表示表決者“不贊同” 。輸出邏輯“ 1”時(shí)，表示 表決“通過”；輸出邏輯“ 0”時(shí)，表示表決“不通過” 。當(dāng)表決器的七個(gè)輸入變量中 有 4 個(gè)以上（含 4 個(gè)）為“ 1 ”時(shí)，則表決器輸出為“ 1 ”；否則為“ 0”。2、七人表決器設(shè)計(jì)方案很多，比如用多個(gè)全加器采用組合電路實(shí)現(xiàn)。用VHDL語言設(shè)計(jì)七人表決器時(shí)，也有多種選擇。常見的 VHDL 語言描述方式有行為描述、 寄存器傳輸（ RTL）描述、結(jié)構(gòu)描述以及這幾種描述在一起的混合描述。我們可以用 結(jié)構(gòu)描述的方式用多個(gè)全加器來實(shí)現(xiàn)電路，也可以用行為描述。3、采

9、用行為描述時(shí)，可用一變量來表示選舉通過的總?cè)藬?shù)。當(dāng)選舉人大于或等 于 4 時(shí)為通過，綠燈亮；反之不通過時(shí)，黃燈亮。描述時(shí)，只須檢查每一個(gè)輸入的 狀態(tài)（通過為“ 1”不通過為“ 0”）并將這些狀態(tài)值相加，判斷狀態(tài)值和即可選擇輸 出。四、實(shí)驗(yàn)內(nèi)容1. 編寫上述電路的 VHDL源程序，并進(jìn)行編譯。2. 鎖定引腳， 建議選擇實(shí)驗(yàn)電路模式 5。3. 編程下載與硬件驗(yàn)證。五、設(shè)計(jì)提示1初次接觸 VHDL 語言應(yīng)注意語言程序的基本結(jié)構(gòu)，數(shù)據(jù)類型及運(yùn)算操作符； 2了解變量和信號(hào)的區(qū)別；3了解進(jìn)程內(nèi)部順序執(zhí)行語句及進(jìn)程外部并行執(zhí)行語句的區(qū)別。六、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括七人表決器的工作原

10、理敘述，程序設(shè)計(jì)、軟件 編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過程：給出程序分析報(bào)告、仿真波形圖及 其分析報(bào)告。4 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)三 顯示電路設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、學(xué)習(xí) 7 段數(shù)碼顯示譯碼器設(shè)計(jì)；2、學(xué)習(xí) VHDL的多層設(shè)計(jì)方法。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)三、實(shí)驗(yàn)原理1、七段數(shù)碼顯示工作原理（共陰極接法）g abcdef g7 段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC，如 74 或 4000 系列的器件只能 作十進(jìn)制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是 2 進(jìn)制的，所以輸出 表達(dá)都是 16 進(jìn)制

11、的，為了滿足 16 進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用譯碼 程序在 FPGA/CPLD 中來實(shí)現(xiàn)。作為 7 段譯碼器，輸出信號(hào) LED7S 的 7 位分別接 數(shù)碼管的 7 個(gè)段，高位在左，低位在右。例如當(dāng) LED7S 輸出為“ 1101101”時(shí)，數(shù) 碼管的 7 個(gè)段： g、f、e、d、c、b、a分別接 1、1、0、1、1、0、1；接有高電平的 段發(fā)亮，于是數(shù)碼管顯示“ 5”。注意，這里沒有考慮表示小數(shù)點(diǎn)的發(fā)光管，如果要 考慮，需要增加段 h。5 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書2、顯示代碼概念a bcd ef g9 的顯示代碼字顯示代碼型abcdefg1111110011000011011

12、011111001011001101100111011111111000011111111111011四、實(shí)驗(yàn)內(nèi)容1、編寫 7 段譯碼器 VHDL 源程序顯示譯碼輸出用數(shù)碼 8 顯示譯碼輸出2、在 Quartus 軟件上編譯和仿真。3、鎖定管腳， 建議選擇實(shí)驗(yàn)電路模式 6， (PIO46-PIO40)，鍵 8、鍵 7、鍵6 和鍵5 四位控制輸入4 編程下載與硬件驗(yàn)證。5、記錄系統(tǒng)仿真和硬件驗(yàn)證結(jié)果。五、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括 7 段譯碼器的工作原理敘述，程序 設(shè)計(jì)、軟件編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過程，給出程序分 析報(bào)告、仿真波形圖及其分析報(bào)告。6 /

13、 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)四四位全加器的設(shè)計(jì)、實(shí)驗(yàn)?zāi)康耐ㄟ^實(shí)驗(yàn)讓學(xué)生熟悉 Quartus 的 VHDL文本設(shè)計(jì)流程全過程， 掌握組合邏輯 電路的文本輸入設(shè)計(jì)法， 通過對(duì)設(shè)計(jì)電路的仿真和硬件驗(yàn)證， 讓學(xué)生進(jìn)一步了解 加法器的功能。、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)三、實(shí)驗(yàn)原理4 位全加器可看作 4 個(gè) 1 位全加器串行構(gòu)成，具體連接方法如下圖所示：S2S1S0圖 3-1 由 1 位全加器構(gòu)成 4 位全加器連接示意圖S3CO采用 VHDL語言設(shè)計(jì)時(shí)調(diào)用其附帶的程序包，其系統(tǒng)內(nèi)部會(huì)自行生成此結(jié)構(gòu)。四、實(shí)驗(yàn)內(nèi)容4. 編寫 1 位全加器 full_a

14、dd1 的 VHDL源程序，并進(jìn)行編譯。5. 利用元件例化語句編寫 4 位全加器 full_adder4 的 VHDL源程序，并進(jìn)行編 譯和仿真。6. 鎖定引腳， 建議選擇實(shí)驗(yàn)電路模式 1：鍵 1 輸入 4位加數(shù)，鍵 2 輸入 4位被 加數(shù)，鍵 8 輸入 Cin，數(shù)碼管 5 顯示相加和， D8顯示進(jìn)位 CO。7 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書7. 編程下載與硬件驗(yàn)證。五、設(shè)計(jì)提示調(diào)用 STD_LOGIC_UNSIGN包ED。先設(shè)計(jì)一個(gè)一位的全加器包括三個(gè)輸入端： a， b，cin （進(jìn)位輸入），兩個(gè)輸出端： s（和），cout （進(jìn)位輸出）。四位串行進(jìn)位的 全加器可以利用四個(gè)一位的全加器搭建而

15、成， 其結(jié)構(gòu)如上圖所示， 其輸入端口分 別為 a0,a1,a2,a3,b0,b1,b2,b3,cin 輸出端口分別為 s0,s1,s2,s3,cout 。在實(shí) 驗(yàn)中只需要先描述一位全加器， 然后用 component 語句進(jìn)行元件說明， 再利用元 件例化語句就可以實(shí)現(xiàn)四位的全加器。六、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括 4 位全加器的工作原理敘述，程序設(shè) 計(jì)、軟件編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過程：給出程序分析報(bào) 告、仿真波形圖及其分析報(bào)告。8 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)五序列檢測(cè)器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?、了解狀態(tài)機(jī)的設(shè)計(jì)；2、用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)。二、

16、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)三、實(shí)驗(yàn)原理序列檢測(cè)器在數(shù)據(jù)通訊，雷達(dá)和遙測(cè)等領(lǐng)域中用于檢測(cè)同步識(shí)別標(biāo)志。它是用 來檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)。當(dāng)序列檢測(cè)器連續(xù)收到一組串 行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出 1，否則輸出 0。 由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前 一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù) 置數(shù)的對(duì)應(yīng)碼相同。在檢測(cè)過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢 測(cè)。完成對(duì)序列數(shù)“ 11100101”的檢測(cè)，當(dāng)這一串序列數(shù)高位在前

17、（左移 ）串行進(jìn)入檢 測(cè)器后，若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出“ A ”，否則仍然輸出“ B”。四、實(shí)驗(yàn)內(nèi)容與要求1、預(yù)習(xí)序列檢測(cè)器原理并寫出預(yù)習(xí)報(bào)告；2、設(shè)計(jì)一個(gè) 8 位檢測(cè)序列信號(hào)“ 11100101”的序列檢測(cè)器；3、畫出 ASM 圖；4、用 VHDL 語言編寫出源程序；5、在 Quartus 軟件上編譯和仿真，6、鎖定引腳。建議選擇電路模式 8，用鍵 7（PIO11）控制復(fù)位信號(hào) CLR；鍵6（PIO9） 控制狀態(tài)機(jī)工作時(shí)鐘 CLK ；待檢測(cè)串行序列數(shù)輸入 DIN 接PIO10（左移，最高位在前 ）； 指示輸出 AB接PIO39PIO36（顯示于數(shù)碼管 6）。下載后：按實(shí)驗(yàn)板“系統(tǒng)復(fù)位

18、” 鍵；用鍵 2 和鍵1 輸入2 位十六進(jìn)制待測(cè)序列數(shù) “11100101”；按鍵 7 復(fù)位（平 時(shí)數(shù)碼6 指示顯“ B”）；按鍵 6（CLK ） 8次，這時(shí)若串行輸入的 8 位二進(jìn)制序9 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書列碼（顯示于數(shù)碼 2/1 和發(fā)光管 D8D0）與預(yù)置碼 “11100101”相同，則數(shù)碼管 6 應(yīng) 從原來的 B變成 A，表示序列檢測(cè)正確，否則仍為 B。7、編程下載與硬件驗(yàn)證。四、實(shí)驗(yàn)報(bào)告要求 根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括序列檢測(cè)器原理的敘述，程序設(shè)計(jì)、 軟件編譯、仿真分析、引腳鎖定、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過程，給出程序分析報(bào)告、 仿真波形圖及其分析報(bào)告。 、10 / 2

19、6EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)六 分頻器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)、分析和測(cè)試方法二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)三、實(shí)驗(yàn)原理數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時(shí)，將對(duì)輸入的時(shí)鐘信號(hào) 有不同的分頻比，數(shù)控分頻器就是用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成的， 方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。三、實(shí)驗(yàn)內(nèi)容與要求1、預(yù)習(xí)數(shù)控分頻器原理并寫出預(yù)習(xí)報(bào)告；2、設(shè)計(jì)一個(gè)數(shù)控分頻器；3、用 VHDL 語言編寫出源程序；4、在 Quartus 軟件上編譯和仿真；5、鎖定引腳和硬件驗(yàn)證。 建議選擇電路模式 1，鍵2/鍵1 負(fù)

20、責(zé)輸入 8位預(yù)置數(shù) D(PIO7-PIO0)；CLK 由clock0 輸入，頻率選 65536Hz 或更高 (確保分頻后落在音頻范 圍)；輸出FOUT 接揚(yáng)聲器 (SPKER)。編譯下載后進(jìn)行硬件測(cè)試：改變鍵 2/鍵1 的輸 入值，可聽到不同音調(diào)的聲音。四、實(shí)驗(yàn)報(bào)告要求 根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括分頻器原理的敘述，程序設(shè)計(jì)、軟 件編譯、 仿真分析和詳細(xì)實(shí)驗(yàn)過程， 給出程序分析報(bào)告、 仿真波形圖及其分析報(bào)11 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)七 步進(jìn)電機(jī)設(shè)計(jì)、實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)用 FPGA實(shí)現(xiàn)步進(jìn)電機(jī)的驅(qū)動(dòng)和細(xì)分控制、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)

21、開發(fā)系統(tǒng)3、排線四根三、實(shí)驗(yàn)原理 步進(jìn)電機(jī)作為一種電脈沖角位移的轉(zhuǎn)換元件，由于具有價(jià)格低廉、易于控 制、無積累誤差和計(jì)算機(jī)接口方便等優(yōu)點(diǎn)，在機(jī)械、儀表、工業(yè)控制等領(lǐng)域中獲得 了廣泛的應(yīng)用。利用 FPGA 設(shè)計(jì)的數(shù)字比較器可以同步產(chǎn)生多路 PWM 電流波形， 對(duì)多相步進(jìn)電機(jī)進(jìn)行靈活的控制。通過改變控制波形表的數(shù)據(jù)、增加計(jì)數(shù)器的位數(shù)， 可提高技術(shù)精度，從而可以對(duì)步進(jìn)電機(jī)的步進(jìn)轉(zhuǎn)角進(jìn)行任意細(xì)分，實(shí)現(xiàn)步進(jìn)轉(zhuǎn)角的 精確控制。用 FPGA 實(shí)現(xiàn)多路 PWM 控制，無須外接 D/A 轉(zhuǎn)換器，使外圍控制電路 大大簡(jiǎn)化，控制方式簡(jiǎn)潔，控制精度高，控制效果好。用單片機(jī)和DSP 的控制都難以達(dá)到同樣地控制效果。三、

22、實(shí)驗(yàn)內(nèi)容與要求1、預(yù)習(xí)步進(jìn)電機(jī)原理，詳細(xì)看教材 P390P396. 2、設(shè)計(jì)一個(gè)步進(jìn)電機(jī)控制器； 用 VHDL語言編寫出源程序；在 Quartus 軟件上 編譯和仿真鎖定引腳、編程下載與硬件驗(yàn)證。3、對(duì)步進(jìn)電機(jī)控制器的原理進(jìn)行敘述，程序設(shè)計(jì)、軟件編譯、仿真分析硬件測(cè) 試。4、鎖定引腳和硬件驗(yàn)證。 建議選擇電路模式 5，CLK0接 clock0 ，選擇 4Hz；CLK5 接clock5 ，選擇 32768Hz；S接PIO6（鍵 7），控制步進(jìn)電機(jī)細(xì)分旋轉(zhuǎn)（ 1/8 細(xì)分， 2.25 度/步），或不細(xì)分旋轉(zhuǎn)（ 18度/步）；U_D接PIO7（鍵 8），控制 旋轉(zhuǎn)方向。步進(jìn)電機(jī)的四個(gè)相 Ap、 Bp

23、、Cp、Dp（對(duì)應(yīng)程序中的 Y0、Y1、Y2、 Y3）分別與 PIO64,PIO65,PIO66,PIO67 相接。四、實(shí)驗(yàn)報(bào)告要求根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告， 包括步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)原理， 程序設(shè)計(jì)、 軟件編譯、 仿真分析和詳細(xì)實(shí)驗(yàn)過程， 給出程序分析報(bào)告、 仿真波形圖及其分析 報(bào)告。12 / 26原理圖：EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書仿真波形：引腳匹配：13 / 26EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)八 8051/89c51核及片上系統(tǒng)設(shè)計(jì)基于 8051單片機(jī) IP核的等精度頻率計(jì)單片機(jī)系統(tǒng)設(shè)計(jì)（ LCD 顯示）一、實(shí)驗(yàn)?zāi)康牧私庖壕э@示器的使用方法，了解等精度頻率計(jì)原理，了解 FPGA805內(nèi)1 核及其

24、 外圍器件的基本結(jié)構(gòu)。二、實(shí)驗(yàn)儀器設(shè)備1、PC機(jī)一臺(tái)2、GW48-PK2系列 SOPC/EDA實(shí)驗(yàn)開發(fā)系統(tǒng)3、排線 14根，長(zhǎng)跳線 1 根三、實(shí)驗(yàn)原理利用 8051單片機(jī)核，能將圖（ 1）（課本 P324圖 10-17）中的主要元件集成在單 片機(jī) FPGA 中。圖（ 1）是一個(gè)含有等精度頻率計(jì)測(cè)試模塊的 8051 單片機(jī)系統(tǒng)，圖 中 ETESTER 模塊的 VHDL 程序參看課本 P318（例 10-39）。單片機(jī)時(shí)鐘由嵌入式鎖 相環(huán)提供，設(shè)在 40MHz 。三、實(shí)驗(yàn)內(nèi)容與要求1、預(yù)習(xí)等精度頻率計(jì) / 相位計(jì)設(shè)計(jì)和液晶顯示器的使用方法，詳細(xì)看教材 P315P325和百度。2、按圖（ 1）在自己新建的工程中設(shè)計(jì)好電路圖。3、用 C語言編程，設(shè)計(jì)單片機(jī)程序，完成與 FPGA接口程序編寫；用 Keil 軟件 編譯，并產(chǎn)生下載編譯代碼，后綴名為： .hex 。4、鎖定引腳和硬件驗(yàn)證。建議選擇電路模式 5，CLK0接clock0 ，選擇 20MHz； 長(zhǎng)跳線一端接 clock0 的 16Hz，另一端接 P1