畢業(yè)設計（論文）同步八進制加法計數(shù)器版圖設計

1、畢 業(yè) 設 計 論 文同步八進制加法計數(shù)器 指導老師姓名： 專 業(yè) 名 稱： 微電子技術班 級 學 號： 論文提交日期：2010年11月21日論文答辯日期：2010年11月17日2010年11月 21 日摘要計數(shù)器是數(shù)字系統(tǒng)中應用最廣泛的時序邏輯部件之一，所謂計數(shù)器就是計算輸入脈沖的個數(shù)。本設計是在linux環(huán)境下采用cadence軟件對同步八進制加法計數(shù)器進行芯片原理圖設計、輸入、仿真以及版圖設計、drc驗證和lvs驗證。【關鍵詞】：計數(shù)器 版圖設計 drc lvsabstractcounter is a digital system, the most widely used one of

2、 sequential logic components, the so-called counter is to calculate the number of input pulses. this design is used in linux cadence software environment, synchronous counter chip octal addition schematic design entry, simulation and layout, drc and lvs verification verification.【key words】 counter

3、layout design design rule check layout versus schematic 目 錄緒論1第一章 cadence軟件介紹21.1cadence軟件簡介2第二章 同步八進制加法計數(shù)器原理圖32.1同步八進制加法計數(shù)器原理圖設計過程32.2 d觸發(fā)器原理圖設計42.3 jk觸發(fā)器原理圖設計52.3 同步八進制加法計數(shù)器原理5第三章 原理圖仿真63.1 d觸發(fā)器仿真波形圖63.2 jk觸發(fā)器仿真波形圖73.3同步八進制加法計數(shù)器仿真波形圖8第四章 同步八進制加法計數(shù)器版圖設計94.1版圖設計規(guī)則94.2 d觸發(fā)器版圖設計104.3 jk觸發(fā)器版圖設計104.4 同步

4、八進制加法計數(shù)器版圖設計11第五章 drc驗證和lvs驗證135.1 drc驗證135.2 lvs驗證14結論18致謝19參考文獻20附錄a 0.5um硅柵cmos設計規(guī)則21附錄b同步八進制加法計數(shù)器原理圖23附錄c同步八進制加法計數(shù)器版圖24緒論當前，我國集成電路行業(yè)正處于發(fā)展的黃金時期，集成電路的設計、制造和封裝測試都面臨極大的發(fā)展機遇。以后，集成電路器件的特征尺寸將從目前的深亞微米進入納米量級，并且有可能將一個子系統(tǒng)乃至整個系統(tǒng)集成在一個芯片上。今天，版圖設計是在一個不斷變化的環(huán)境中進行的。軟件工具和設計方法，計算機平臺，工具廠商、客戶，正在實現(xiàn)的應用，以及我們所面對的市場壓力，所有這

5、一切都在逐年變化著。所有這一切變化已使該行業(yè)成為一個另人感興趣的行業(yè)，但不應該忘記的是，在制作優(yōu)質版圖后面的基本概念是基于物理特性和電學特性的，這是永遠不會改變的。 通過集成電路版圖設計，按照版圖設計的圖形加工成光刻掩膜，可以將立體的電路系統(tǒng)轉變?yōu)槠矫鎴D形，再經過工藝制造還原成為硅片上的立體結構。因此，版圖設計是連接電路系統(tǒng)和制造工藝的橋梁，是發(fā)展集成電路必不可少的重要環(huán)節(jié)。集成電路版圖設計流程：設計要求原理圖的設計與繪制 原理圖仿真 版圖設計版圖的drc驗證lvs驗證第一章 cadence軟件介紹1.1cadence軟件簡介cadence系統(tǒng)是一個大型的eda軟件，它幾乎可以完成電子設計的方

6、方面面，包括asic設計、fpga設計和pcb板設計。與另一eda軟件synopsys相比，cadence的綜合工具略為遜色，然而，cadence在仿真、電路圖設計、自動布局布線、版圖設計及驗證等方面卻有著絕對的優(yōu)勢。cadence公司還開發(fā)了自己的編程語言skill,并為其編寫了編譯器。由于skill語言提供編程接口甚至與c語言的接口。實際上，整個cadence軟件可以理解為一個搭建在skill語言平臺上的可執(zhí)行文件集。所有的cadence工具都是用skill語言編寫的，但同時由于cadence的工具太多而顯得有點凌亂，這給初學者帶來了更多的麻煩。我們的同步八進制加法計數(shù)器版圖設計就是在ca

7、denec軟件的支持下做出來的，通過原理圖的設計、仿真、然后版圖設計、drc驗證、lvs驗證等等。cadence軟件在集成電路設計中常用的工具有：1） verilog hdl仿真工具verilogxl。2） 電路設計工具composer。3） 電路模擬工具analog aritist。4） 版圖設計工具virtuoso layout editor。5） 版圖驗證工具dracula和diva。6） 自動布局布線工具preview和silicon ensemble第二章 同步八進制加法計數(shù)器原理圖2.1同步八進制加法計數(shù)器邏輯圖設計時序電路的設計，就是根據(jù)給定的邏輯功能，設計其邏輯電路。設計步驟為

8、：a.擬定原始狀態(tài)表或狀態(tài)圖：把設計電路的一般文字描述變成電路輸入，輸出和狀態(tài)關系的說明，在此基礎上，擬定原始狀態(tài)表或狀態(tài)圖。b.狀態(tài)簡化：原始狀態(tài)中可能有有多余的狀態(tài)，可用狀態(tài)簡化的方法將其消去，以得到最小狀態(tài)表。c.狀態(tài)分配：根據(jù)最小化狀態(tài)表的狀態(tài)數(shù)目，確定構成電路的觸發(fā)器數(shù)目。d.確定激勵函數(shù)和輸出函數(shù)：根據(jù)狀態(tài)表確定。擬定狀態(tài)表和激勵表（如表2.1）q2q1q0q2n+1q1n+1q0n+1j2k2j1k1j0k00000010x0x1x0010100x1xx10100110xx01x0111001xx1x1100101x00x1x101110x01xx1110111x0x01x111

9、000x1x1x1表2.1同步八進制加法計數(shù)器狀態(tài)表由上述表可求出方程：j0=k0=1 j1 = k1= q0 j2 = k2= q0 q1據(jù)方程得知我們所使用jk觸發(fā)器的連接方式，其中根據(jù)j2 = k2= q0 q1可知道本電路需要用到一個與門電路，但因為與門電路要使用6個二級管，而或非門只需4個二極管，為了使用版圖布線簡單，我們把與門替換成或非門，并把兩個輸入端改成。當計數(shù)到“111”的時候計數(shù)器進行進位，輸出c=1。而且此動作要與cp脈沖同步，此功能使用一個d觸發(fā)器來實現(xiàn)。根據(jù)輸入輸出方程得出八進制加法計數(shù)器的邏輯圖如圖2.1.1：圖2.1.1 同步八進制加法計數(shù)器邏輯圖邏輯圖端口描述：

10、輸入控制信號： reset，實現(xiàn)同步清零 輸入時鐘信號： clk 輸出信號： q0 q1 q2輸出進位端： c2.2 晶體管級d觸發(fā)器原理圖d觸發(fā)器是一種延遲型觸發(fā)器，在時鐘脈沖的作用下，它能把從d端輸入的信號同相位地傳送到輸出端，只是信號從輸入到輸出要延遲一段時間，這段時間一般不會超過時鐘脈沖的一個周期。d觸發(fā)器原理如圖2.2圖2.2 晶體管級d觸發(fā)器原理圖2.3 晶體管級jk觸發(fā)器原理圖當cp為下降沿時，不論jk為何值， qn+1維持原態(tài)。 當cp上升沿時，j=1，k=0，不論初態(tài)qn如何，qn+1=1； j=0，k=1，不論初態(tài)qn如何，qn+1=0； j=k=1時，qn=0，則qn+1

11、=1；qn=1，則qn+1=0。jk觸發(fā)器特征方程qn+1=jn+qn。真值表如表2.3cpresetjkqn+1000qn（保持）0010（置1）0101（置0）011n（翻轉）1xx0表2.3 jk觸發(fā)器真值表jk觸發(fā)器原理如圖2.2.1圖2.2.1 晶體管級jk觸發(fā)器原理圖2.3 晶體管級同步八進制加法計數(shù)器原理圖本設計同步八進制加法計數(shù)器是由3個jk觸發(fā)器、1個d觸發(fā)器、1個非門和2個或非門組成的。其晶體管級同總原理圖見附錄b。第三章 原理圖仿真當cmos d觸發(fā)器的原理圖建立好之后，其連接是否正確，只需要看其能實現(xiàn)這個功能。所以需要我們用cadence軟件對剛才畫好的原理圖進行仿真，

12、并通過仿真波形圖來體現(xiàn)該原理圖是否正確。原理圖的仿真分為以下幾個步驟：1）添加csmc05ms的兩個庫文件2）輸入、輸出的設置3）時間段設置4）保存設置5）輸入、輸出線的選中6）仿真運行7）仿真波形圖3.1 d觸發(fā)器仿真波形圖d觸發(fā)器的仿真波形如圖3.1。圖3.1 d觸發(fā)器仿真波形圖d觸發(fā)器實現(xiàn)的功能是當一個cp脈沖到來時，輸出qn+1=d。3.2 jk觸發(fā)器仿真波形圖jk觸發(fā)器仿真波形圖如圖3.2。圖3.2 jk觸發(fā)器仿真波形圖當j和k為1的時候，同時輸入一個cp脈沖，該觸發(fā)器就翻轉一次；如果觸發(fā)器的初始狀態(tài)為0 時，在逐個輸入cp脈沖時，其輸入就會101不斷變化。3.3同步八進制加法計數(shù)器

13、仿真波形圖同步八進制加法計數(shù)器仿真波形圖如圖3.3圖3.3 同步八進制加法計數(shù)器仿真波形圖（1）輸出端用q0 q1 q2表示，q0為最高位，q2為最低位，q3是進位端，輸出端用q2 q1 q0表示；（2）設計算器的初始狀態(tài)為q0 q1 q2=000,當?shù)?個鐘脈沖cp上升沿到來時，若reset為1，q2由“0”變?yōu)椤?”，計數(shù)器的輸出狀態(tài)q0 q1 q2由000001；第2個cp脈沖作用后，q2由“1”變?yōu)椤?”，由于下降沿的作用，q1由“0”變?yōu)椤?”，計數(shù)器的輸出狀態(tài)q0 q1 q2由000001；依次類推，逐個輸入cp脈沖時，計算器的輸出狀態(tài)按照q0 q1 q20000010100111

14、00101110111 的規(guī)律變化。當輸入第8個cp脈沖時，q2由“1”變?yōu)椤?”，其下降沿使q1由“1”變?yōu)椤?”， q1的下降沿使q0由“1”變?yōu)椤?”，計數(shù)狀態(tài)由111000，完成一個計數(shù)周期。同時進位端q3由“0”變?yōu)椤?”。實現(xiàn)了同步八進制加法計數(shù)器的功能。第四章 同步八進制加法計數(shù)器版圖設計它是根據(jù)電子電路的性能要求和制造工藝的水平，按照一定的規(guī)則，將電子線路圖設計成光刻掩膜版圖，這些掩模版圖包括制造集成電路所用的阱、有源區(qū)、多晶硅、p+注入、n+注入、接觸孔、通孔、多層金屬連線等工序的幾何圖形。對于某一種集成電路后電路來說，它的版圖是一組復合圖，即由上述各個工序的圖形疊加而成。這

15、些圖形的大小和形狀是不同的，在同一層圖形中對于圖形的大小和圖形的間距有嚴格要求；在不同的圖形層之間，對于圖形的相對位置及對準也有嚴格的要求，這些要求由一種稱為版圖設計規(guī)則的文件進行規(guī)定。4.1版圖設計規(guī)則集成電路版圖設計規(guī)則一般都包含以下4種規(guī)則（1）最小寬度版圖設計時，幾何圖形的寬度和長度必須大于或等于設計規(guī)則中最小寬度的數(shù)值。例如，若金屬連線的寬度太窄，由于制造偏差的影響，可能導致金屬斷線，或者在局部過窄處形成大的電阻。（2）最小間距在同一層掩膜上，圖形之間的間隔必須大于或等于最小間距。例如如果兩條多晶硅連線間的間隔太小，就可能造成短路；在某些情況下，不同層的掩膜圖形間隔也不能小雨最小間距

16、，例如多晶硅與有源區(qū)之間要保持最小間距，避免發(fā)生重疊。（3）最小包圍n阱，n+和p+離子注入?yún)^(qū)在包圍有源區(qū)時，都應該有足夠的的余量，以確保即使出現(xiàn)光刻套準偏差時，器件有源區(qū)始終在n阱，n+和p+離子注入?yún)^(qū)內。另外，為了保證接觸孔位于多晶硅（或有源區(qū)）內，應使用多晶硅，有源區(qū)和金屬對接觸空四周都要保持一定的覆蓋。（4）最小延伸某些圖形重疊于其他圖形之上時，不能僅僅到達邊緣為止，還應該延伸到邊緣之外一個最小長度。例如，多晶硅柵極必須延伸到有源區(qū)之外一定長度，以確保mos管有源區(qū)邊緣能正常工作，避免源極和漏極在邊緣短路。集成電路版圖設計規(guī)則的作用是保證電路性能，易于在工藝中實現(xiàn)，并能取得較高的成品率

17、。版圖設計規(guī)則通常包括兩個主要方面：規(guī)定圖形和圖形間距的最小容許尺寸；規(guī)定各分版間的最大允許套刻偏差。集成電路制作中各類集成元件、器件及其間的隔離與互連等是在一套掩模版的控制下形成的。一套掩模版通常包括 410塊分版。每一塊分版是一組門設計的圖形的集合，整套版中的各分版相互都要能精密地配合和對整套掩模版圖形(簡稱版圖)的設計，是把電路的元件、器件和互連線圖形化，用它來控制制備工藝，使集成電路獲得預期的性能、功能和效果。例如，增強型負載硅柵n溝道m(xù)os型集成電路需要4塊分版,分別用以確定有源區(qū)、多晶硅、接觸孔和鋁連線。本設計所采用的設計規(guī)則是華潤上華公司的0.5um硅柵設計規(guī)則，典型值如下：（詳

18、見附錄a）。1.接觸孔的大小為0.5m0.5m2.有源區(qū)對接觸孔的最小覆蓋為0.3m3.接觸孔與柵極的最小間距為0.4m4.柵極的寬度不小于0.5m5.柵極伸出有源的距離不小于0.55m4.2 d觸發(fā)器版圖設計d觸發(fā)器的版圖采用2行結構，構成d觸發(fā)器的單元只有反相器和傳輸門，在版圖布局的時候，用中間部分來構成反相器，因為一根多晶直接延伸就容易形成柵極共用，這是形成反相器所必要的。第1行和第2行則用來構成傳輸門，但這兩行的mos管不需要多晶共用，只用金屬進行源漏連接，即使這些金屬連線必須跨過中間兩行的有源區(qū)，也沒有形成寄生mos管的擔憂。而傳輸門兩個mos管的柵極分別由cp和-cp信號控制，在布

19、局上也適合將它們分開放置。作為cp連線的多晶放在vdd金屬線下，-cp多晶則沿著vss水平布線，而且在中央部位，這兩條多晶都從有源區(qū)的空隙分別延伸都vdd和vss先附近，與傳輸門器件的柵極進行連接。這樣就畫成了cmos d觸發(fā)器的版圖（見下圖4.1）圖4.1 d觸發(fā)器版圖4.3 jk觸發(fā)器版圖設計jk觸發(fā)器我們采用同樣的方法，只是在d觸發(fā)器的左邊加上了一個實現(xiàn)復位功能的或非門電路，版圖如圖4.2。圖4.2 jk觸發(fā)器版圖4.4 同步八進制加法計數(shù)器版圖設計八進制計數(shù)器的總版圖我們是這樣設計的：上半部分用3個jk觸發(fā)器并列放置，并且通過鏡像功能使得他們能夠共用一個電源或地，下半部分是由一個門電路

20、和d觸發(fā)器組成。門電路分為3塊，中間一個非門，兩邊各有一個或非門。首先將它們3個先共用一個電源和地，然后將門電路與d觸發(fā)器共用一個電源和地，最后讓下半部分與第三個jk觸發(fā)器共用一個地，從而組成一個完整的八進制計數(shù)器的版圖。完成這一步后，再將版圖中的輸入輸出端相連，并將輸出信號q0，q1，q2,cp端和輸入控制信號reset端拉出。這樣就構成了一個八進制計數(shù)器總的版圖。結合同步八進制加法計數(shù)器原理圖，為了減小芯片面積，為了使版圖布局簡單、布線簡單，我們把版圖設置為正方形，布局設計如圖4.3vddjk觸發(fā)器gndjk觸發(fā)器vccjk觸發(fā)器gnd 或 非門非門或非門d觸發(fā)器vdd圖4.3同步八進制加

21、法計數(shù)器版圖布局同步八進制加法計數(shù)器總版圖見附錄b。第五章 drc驗證和lvs驗證版圖驗證是指采用專門的軟件工具，對版圖進行幾個項目的驗證，包括版圖是否符合設計規(guī)則、版圖是否和所設計的電路圖一致、是否存在短路、斷路及懸空的節(jié)點。只有經歷這些驗證過程且合格的版圖，才能放心的用來制作光刻掩膜版。為了確保設計完成后一次流片成功，必須借助于計算機和cadence軟件的強大功能，對版圖設計進行高效而全面的驗證。在本設計中，版圖驗證是八進制計數(shù)器版圖設計中一個不可少的重要環(huán)節(jié)。集成電路常規(guī)驗證的項目包括下列5項：（1） drc（design rule check）設計規(guī)則檢查；（2） erc（electr

22、ical rule check）電學規(guī)則檢查；（3） lvs（layout versus schematic）版圖和電路圖一致性比較；（4） lpe（layout parasitic extraction）版圖寄生參數(shù)提??；（5） pre（parasitic resistance extraction）寄生電阻提取；在上述項目中，drc和lvs是必須要做的驗證，其余為可選項目。而erc一般在做drc是同時完成，并不需要單獨進行。因此，本設計對drc和lvs的驗證方法進行詳細的敘述。5.1 drc驗證drc驗證是指在生產掩模版圖形之前，按照設計規(guī)則對版圖幾何圖形的寬度、間距及層與層之間的相對位置

23、等進行檢查，以確保設計的版圖沒有違反預定的設計規(guī)則，能在特定的集成電路制造工藝下流片成功，并且具有較高的成品率。本設計中，drc成為版圖驗證的必做項目。以下是drc驗證的過程1) 規(guī)則文件。在版圖窗中選擇命令verifydrc,出現(xiàn)“drc”對話框，在對話框中的rule file和rule library內一定要輸入規(guī)定文件名divadrc.rul和規(guī)則文件csmc05mc。設計完畢單擊“ok”。2)運行drc。在ciw窗口中可以看到運行的信息，并顯示有無錯誤。同時，在版圖上也會出現(xiàn)高亮度的區(qū)域或線段顯示存在的錯誤，然后進行修改，直到不存在錯誤為止，然后進行存盤。3)看版圖文件中的錯誤，選擇命

24、令verifymarkersfind,出現(xiàn)“find markers”對話框。打開框中zoom to markers開關，在這個對話框中單擊“apply”按鈕，出現(xiàn)“marker text”對話框，對話框內指出了錯誤的原因和位置。同時在版圖上全屏顯示第一個錯誤，然后進行修改。如圖5.1圖5.1 drc驗證我們也可以可以選擇verify-markers-explain來看錯誤的原因提示。選中該菜單后，用鼠標 在版圖上出錯了的地方單擊就可以了。也可以選擇verify-markers- delete把這些錯誤提示刪除。5.2 lvs驗證版圖繪制完后，除需要通過設計規(guī)則檢查（drc）外，還要與原理圖進

25、行對比，以檢查在版圖中實際形成的電路的與原理圖中的電路（即需要的電路）是否一致。實現(xiàn) lvs 的步驟是首先讓計算機根據(jù)提取規(guī)則（保存在 divaextract.rul中） ，識別出版圖中型成的晶體管、電阻、電容等基本電路元件以及這些元件的連接關系，生成一個 spice 格式的電路網(wǎng)表，這個過程在 cadence 軟件中成為提?。╡xtract） ，然后將提取的網(wǎng)表與由原理圖所生成的網(wǎng)表進行對比。為使計算機能夠正確地進行提取，在上一章所設計的版圖的基礎上，我們還需要進行一些標注，使機器能夠找到輸入、輸出、電源和地等端子，因為這些信息在版圖中還沒有反映出來。驗證步驟如下：1標注端子（pins）2提

26、取電路網(wǎng)表標注端子后，就可以進行提取操作了，點擊菜單中的“ve r i fyextract”,將會出現(xiàn)圖5.2 所示的窗口，在不需要提取寄生參數(shù)時，直接點擊“ok”即可。3lvs驗證提取電路圖后就可以進行版圖與原理圖的對比了，點擊“ve r i fylvs,”出現(xiàn)lvs驗證對話框。找到原理圖和提取出的版圖視圖，分別將它們添加到 lvs 窗口中。然后，你可以點擊“run”按紐，執(zhí)行 lvs操作。為觀察對比的結果，點擊 “output”按紐，這時將出現(xiàn) lvs的結果。lvs的驗證結果如圖5.3，顯示“the net-lists match”，網(wǎng)表與版圖相互匹配，lvs驗證通過。圖5.2 提取網(wǎng)表

27、圖5.3 lvs驗證結果圖5.2.3 lvs仿真正確圖結論最后我順利的完成了同步八進制加法計數(shù)器版圖設計，這期間我不僅向老師請教設計過程中遇到的難題，也和同組同學相互研究討論，通過本次畢業(yè)設計，我再次復習了上個學期來所學的知識，把數(shù)字電子技術同版圖設計相結合，對d觸發(fā)器、jk觸發(fā)器以及cadence軟件的運用有了一個比較完整的認識和了解，并系統(tǒng)的掌握了設計的過程和方法。在設計中的每一步，我都做了認真的考慮，在這樣點滴考慮與思量過程中，更清晰了解整個設計過程。對cadence軟件的各種操作也駕輕就熟了。通過這次設計我學到了很多知識。致謝首先我要感謝校方給予我這樣一次機會，在這個過程當中，不僅使我

28、們能夠更多的學習一些實踐應用知識，增強我們實際操作應用能力，提高獨立思考能力，而且還提高了我們的團結合作能力，我們這個小組共5個人，在整個設計過程中我們五個人有明確的分工，在大家的共同努力下我們順利地完成了畢業(yè)設計。一并感謝我們組的其他同學，他們在我設計時給了我很多意見和關懷。這里我還要感謝所有其他給予我?guī)椭娜?。我在畢業(yè)設計過程中，遇到過困難和難題，得到張老師、同學的大力幫助和鼓勵。本人能得以完成，要十分感謝我的論文指導老師張睿。從論文課題的選擇到論文標題的確定，張老師給了我很多的幫助。甚至我有的一些不熟悉的專業(yè)知識，也得到了張老師的悉心教導。老師嚴謹?shù)闹螌W態(tài)度，扎實的工作作風給我留下了深刻

29、的印象，為我今后的工作和學習樹立了良好的榜樣。參考文獻1曾慶貴，王年元.集成電路版圖設計 m.北京：機械工業(yè)出版社，2008。2劉守義，鐘蘇主編數(shù)字電路技術（第二版）西安電子科技大學出版社，2008。3姜巖峰.現(xiàn)代集成電路版圖設計 m.北京：化學工業(yè)出版社，2009。4林明祥.現(xiàn)代集成電路制造技術原理和實踐 m.北京：電子工業(yè)出版社，2007。5sung-mo kang. cmos數(shù)字集成電路分析與設計 m.3版.王志功，等譯.北京：電子工業(yè)出版社，2005。6王志功主編cmos數(shù)字集成電路分析與設計.北京.電子工業(yè)出版社，2005。附表a 0.5硅柵cmos設計規(guī)則名 稱設計規(guī)則參數(shù) 規(guī) 則

30、1n-well an-well width for interconnect 2.5mboverlap from n-well to n+ inside n-well (pick up)0.4mcspace from n-well to n+ outside n-well 2.1mdoverlap from n-well to p+ inside n-well1.3mespace from n-well to p+ outside n-well (for p-well pick up)0.8m2active width aactive width for interconnect0.5mbac