《eda技術(shù)及應(yīng)用》實(shí)驗(yàn)指導(dǎo)書指導(dǎo)

1、EDA技術(shù)及應(yīng)用實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)一 組合邏輯器件設(shè)計(jì)一實(shí)驗(yàn)?zāi)康?、 通過一個(gè)簡(jiǎn)單的3-8譯碼器的設(shè)計(jì),掌握組合邏輯電路的設(shè)計(jì)方法2、 掌握組合邏輯電路的靜態(tài)測(cè)試方法3、 初步了解QUARTUS II原理圖輸入設(shè)計(jì)的全過程二實(shí)驗(yàn)主要儀器與設(shè)備1、 輸入:DIP撥碼開關(guān)3位2、 輸出:LED燈3、 主芯片:EP1K10TC100-3三實(shí)驗(yàn)內(nèi)容及原理三-八譯碼器即三輸入,八輸出輸出與輸入之間的對(duì)應(yīng)關(guān)系如表1-1-1所示表1-1 三-八譯碼器真值表輸入輸出A2A1A0Y7Y6Y5Y4Y3Y2Y1Y000000000001001000000100100000010001100001000100000100

2、0010100100000110100000011110000000四預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字電路中組合邏輯電路設(shè)計(jì)的相關(guān)內(nèi)容(編碼器譯碼器)五實(shí)驗(yàn)步驟1利用原理圖設(shè)計(jì)輸入法畫圖1-1-12選擇芯片ACEX1K EP1K10TC100-33編譯4時(shí)序仿真5管腳分配,并再次編譯6實(shí)驗(yàn)連線7編程下載,觀察實(shí)驗(yàn)結(jié)果圖1-1 三-八譯碼器原理圖六實(shí)驗(yàn)連線用撥碼開關(guān)的低三位代表譯碼器的輸入(A,B,C),將之與EP1K10TC100-3的管腳相連;用LED燈來表示譯碼器的輸出(D0D7),將之與EP1K10TC100-3芯片的管腳相連撥動(dòng)撥檔開關(guān),可以觀察發(fā)光二極管與輸入狀態(tài)的對(duì)應(yīng)關(guān)系同真值表中

3、所描述的情況是一致的七實(shí)驗(yàn)結(jié)果八思考題在輸入端加入使能端后應(yīng)如何設(shè)計(jì)? 附:用硬件描述語言完成譯碼器的設(shè)計(jì): LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY T2 ISPORT(A: INSTD_LOGIC_VECTOR(2 DOWNTO 0);Y: OUTSTD_LOGIC_VECTOR(7 DOWNTO 0);END T2;ARCHITECTURE A OF T2 ISBEGINWITH A SELECTY =0101 and D=1001) then Y=1; elsif D=0101 then Y=0; else YYYYYYYYYYYY

4、YYYYYY=Z;end case;end process;end;(3)Library IEEE;Use IEEE.std_logic_1164.all;Entity t2_3 isport(A,B,C:In std_logic; Y:Out std_logic_vector(2 downto 0);end t2_3;Architecture struct of t2_3 isbegin process(A,B,C) begin if A=1 then Y=100; elsif B=1 then Y=010; elsif C=1 then Y=001; else Y=000; end if;

5、 end process;end;實(shí)驗(yàn)三 觸發(fā)器功能模擬一實(shí)驗(yàn)?zāi)康?、 掌握觸發(fā)器功能的測(cè)試方法2、 掌握基本RS觸發(fā)器的組成及工作原理3、 掌握集成JK觸發(fā)器和邏輯功能及觸發(fā)方式4、 掌握幾種主要觸發(fā)器之間相互轉(zhuǎn)換的方法5、 通過實(shí)驗(yàn),體會(huì)FPGA芯片的高集成度和多I/O口二實(shí)驗(yàn)主要儀器與設(shè)備1輸入:按鍵開關(guān)(常高);撥碼開關(guān);時(shí)鐘源2輸出:LED燈5、 主芯片:EP1K10TC100-3三實(shí)驗(yàn)內(nèi)容及原理圖3-1 四種觸發(fā)器電路原理圖將基本RS觸發(fā)器,同步RS觸發(fā)器,集成J-K觸發(fā)器,D觸發(fā)器同時(shí)集成在一個(gè)CPLD芯片中模擬其功能,并研究其相互轉(zhuǎn)化的方法四預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字電路

6、中觸發(fā)器的相關(guān)內(nèi)容,基本RS觸發(fā)器,同步RS觸發(fā)器,J-K觸發(fā)器,D觸發(fā)器,T觸發(fā)器的電路結(jié)構(gòu)及工作原理五實(shí)驗(yàn)步驟1利用原理圖設(shè)計(jì)輸入法畫圖3-12選擇芯片ACEX1K EP1K10TC100-33編譯4時(shí)序仿真5管腳分配,并再次編譯6實(shí)驗(yàn)連線7編程下載,觀察實(shí)驗(yàn)結(jié)果六實(shí)驗(yàn)連線輸入信號(hào)Sd,Rd對(duì)應(yīng)的管腳接按鍵開關(guān),CLK接時(shí)鐘源(頻率40HZ,如圖4-1)圖4-12編一個(gè)簡(jiǎn)單的從0F輪換顯示十六進(jìn)制的電路參考電路(時(shí)鐘頻率2HZ,如圖4-2) 圖4-2四預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字電路中計(jì)數(shù)器的實(shí)現(xiàn)方法,74161的構(gòu)成及功能,七段顯示譯碼器的實(shí)現(xiàn),以及VHDL編程等相關(guān)內(nèi)容五實(shí)驗(yàn)步驟1

7、利用VHDL文本輸入法設(shè)計(jì)DELED模塊,并生成元件符號(hào)2利用原理圖設(shè)計(jì)輸入法畫圖4-13選擇芯片ACEX1K EP1K10TC100-34編譯5仿真6管腳分配,并再次編譯7實(shí)驗(yàn)連線8編程下載,觀察實(shí)驗(yàn)結(jié)果同理,完成圖4-2的設(shè)計(jì)過程六實(shí)驗(yàn)連線輸入信號(hào):D3,D2,D1,D0所對(duì)應(yīng)的管腳同四位撥碼開關(guān)相連;清零信號(hào)RESET 所對(duì)應(yīng)的管腳同按鍵開關(guān)相連;時(shí)鐘CLK 所對(duì)應(yīng)的管腳同實(shí)驗(yàn)箱上的時(shí)鐘源相連;輸出信號(hào):代表掃描片選地址信號(hào)SEL2,SEL1,SEL0的管腳同四位掃描驅(qū)動(dòng)地址的低3位相連,最高位地址接“0”(也可懸空);代表7段字碼驅(qū)動(dòng)信號(hào)A,B,C,D,E,F,G的管腳分別同掃描數(shù)碼管

8、的段輸入a,b,c,d,e,f,g相連觀察數(shù)碼管所顯示的數(shù)字與輸入之間的關(guān)系七實(shí)驗(yàn)結(jié)果八思考題1、 字形編碼的種類,即一個(gè)7段數(shù)碼管可產(chǎn)生多少種字符,產(chǎn)生所有字符需多少根被譯碼信號(hào)線?2、 字符顯示亮度同掃描頻率的關(guān)系,且讓人眼感覺不出光爍現(xiàn)象的最低掃描頻率是多少?附:模塊DELED的源代碼:LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY deled ISPORT(a: INSTD_LOGIC_VECTOR(3 DOWNTO 0);y: OUTSTD_LOGIC_VECTOR(6 DOWNTO 0);END deled;ARCHITECTURE

9、a OF deled ISBEGINwith a selecty = 0111111 when 0000,0000110 when 0001,1011011 when 0010,1001111 when 0011,1100110 when 0100,1101101 when 0101,1111101 when 0110,0000111 when 0111,1111111 when 1000,1101111 when 1001,1110111 when 1010,1111100 when 1011,0111001 when 1100,1011110 when 1101,1111001 when

10、1110,1110001 when 1111,0000000 when others;END a;實(shí)驗(yàn)五 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì)(一)一實(shí)驗(yàn)?zāi)康?、 掌握時(shí)序電路的經(jīng)典設(shè)計(jì)方法(D觸發(fā)器和JK觸發(fā)器和一般邏輯門組成的時(shí)序邏輯電路)2、 掌握通用同步計(jì)數(shù)器,異步計(jì)數(shù)器的設(shè)計(jì)方法3、 了解用同步計(jì)數(shù)器通過清零法和置數(shù)法得到循環(huán)任意進(jìn)制計(jì)數(shù)器的方法二實(shí)驗(yàn)主要儀器與設(shè)備1輸入:時(shí)鐘源2輸出:四位七段數(shù)碼顯示管3主芯片:EP1K10TC100-3三實(shí)驗(yàn)內(nèi)容及原理1用D觸發(fā)器設(shè)計(jì)異步四位二進(jìn)制加法計(jì)數(shù)器原理圖如圖5-1所示圖5-12、 用JK 觸發(fā)器設(shè)計(jì)異步二十進(jìn)制減法計(jì)數(shù)器原理圖如圖5-2所示圖5-23、

11、 用74LS161兩個(gè)宏連接成八位二進(jìn)制同步計(jì)數(shù)器原理圖如圖5-3所示圖5-3四預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字電路中計(jì)數(shù)器的實(shí)現(xiàn)方法,74161的構(gòu)成及功能,七段顯示譯碼器的實(shí)現(xiàn),以及硬件描述語言編程等相關(guān)內(nèi)容五實(shí)驗(yàn)步驟1利用VHDL文本輸入法設(shè)計(jì)DELED模塊,并生成元件符號(hào)2利用原理圖設(shè)計(jì)輸入法畫圖5-13選擇芯片ACEX1K EP1K10TC100-34編譯5仿真6管腳分配,并再次編譯7實(shí)驗(yàn)連線8編程下載,觀察實(shí)驗(yàn)結(jié)果同理,完成圖5-25-3的設(shè)計(jì)過程六實(shí)驗(yàn)連線輸入信號(hào):清零信號(hào)RESET 所對(duì)應(yīng)的管腳同按鍵開關(guān)相連;計(jì)數(shù)時(shí)鐘CLK掃描時(shí)鐘CKDSP 所對(duì)應(yīng)的管腳同實(shí)驗(yàn)箱上的時(shí)鐘源相連

12、(計(jì)數(shù)時(shí)鐘頻率CKCNT40Hz);輸出信號(hào):代表掃描片選地址信號(hào)SEL2,SEL1,SEL0的管腳同四位掃描驅(qū)動(dòng)地址的低3位相連,最高位地址接“0”(也可懸空);代表7段字碼驅(qū)動(dòng)信號(hào)A,B,C,D,E,F,G的管腳分別同掃描數(shù)碼管的段輸入a,b,c,d,e,f,g相連七實(shí)驗(yàn)結(jié)果八思考題 在FPGA設(shè)計(jì)中,同步設(shè)計(jì)和異步設(shè)計(jì)有何不同 附:模塊sh8_4的源代碼LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY sh8_4 ISPORT(sel: INSTD_LOGIC;da: INSTD_LOGIC_VECTOR(7 DOWNTO 0);q: OUT

13、 STD_LOGIC_VECTOR(3 DOWNTO 0);END sh8_4;ARCHITECTURE a OF sh8_4 ISBEGINProcessbeginIf sel=0 Then q=da(3 DOWNTO 0);Else q=da(7 DOWNTO 4);End if;End process;END a;實(shí)驗(yàn)六 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì)(二)一實(shí)驗(yàn)?zāi)康?理解時(shí)序電路和同步計(jì)數(shù)器加譯碼電路的聯(lián)系,設(shè)計(jì)任意編碼計(jì)數(shù)器2了解同步芯片和異步芯片的區(qū)別二實(shí)驗(yàn)主要儀器與設(shè)備1輸入:時(shí)鐘源2輸出:四位七段數(shù)碼顯示管3主芯片:EP1K10TC100-3三實(shí)驗(yàn)內(nèi)容及原理用74LS161清零和置數(shù)法組

14、成六進(jìn)制和十二進(jìn)制計(jì)數(shù)器原理圖如圖6-1所示計(jì)數(shù)時(shí)鐘頻率CKCNT40HZ;清零法分別完成040B的順序計(jì)數(shù);置位法分別完成393F的順序計(jì)數(shù);用八位數(shù)碼管顯示四個(gè)計(jì)數(shù)狀態(tài)圖6-1四預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字電路中計(jì)數(shù)器的實(shí)現(xiàn)方法,74161的構(gòu)成及功能,七段顯示譯碼器的實(shí)現(xiàn),以及VHDL編程等相關(guān)內(nèi)容五實(shí)驗(yàn)步驟1利用VHDL文本輸入法設(shè)計(jì)DELEDHB1HB2HB3HB4SEL4模塊,并生成相應(yīng)的元件符號(hào)2利用原理圖設(shè)計(jì)輸入法畫圖6-13選擇芯片ACEX1K EP1K10TC100-34編譯5仿真6管腳分配,并再次編譯7實(shí)驗(yàn)連線8編程下載,觀察實(shí)驗(yàn)結(jié)果六實(shí)驗(yàn)連線輸入信號(hào):清零信號(hào)RES

15、ET 所對(duì)應(yīng)的管腳同按鍵開關(guān)相連;計(jì)數(shù)時(shí)鐘CLK掃描時(shí)鐘CKDSP 所對(duì)應(yīng)的管腳同實(shí)驗(yàn)箱上的時(shí)鐘源相連;輸出信號(hào):代表掃描片選地址信號(hào)SEL2,SEL1,SEL0的管腳同四位掃描驅(qū)動(dòng)地址的低3位相連,最高位地址接“0”(也可懸空);代表7段字碼驅(qū)動(dòng)信號(hào)A,B,C,D,E,F,G的管腳分別同掃描數(shù)碼管的段輸入a,b,c,d,e,f,g相連七實(shí)驗(yàn)報(bào)告與思考題 1寫出實(shí)驗(yàn)步驟和實(shí)驗(yàn)結(jié)果 2用74161實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)器的方法3狀態(tài)機(jī)的VHDL實(shí)現(xiàn)代碼 4體會(huì)同步設(shè)計(jì)和異步設(shè)計(jì)的不同之處附:各模塊的VHDL代碼LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTIT

16、Y hb1 ISPORT(d:INSTD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb1;ARCHITECTURE a OF hb1 ISBEGIN process begin If d0100 Then out1=0; Else out11001 or d0011 Then out1=0; Else out11011 Then out1=0; Else out1=1; End if; end process;END a;LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY hb4 ISPO

17、RT(d:INSTD_LOGIC_VECTOR(3 DOWNTO 0); out1:OUT STD_LOGIC );END hb4;ARCHITECTURE a OF hb4 ISBEGIN process begin If d=1111 or d0011 Then out1=0; Else out1qqqqqqqqNULL; END CASE; end process;END a;實(shí)驗(yàn)七 數(shù)字鐘實(shí)驗(yàn)一實(shí)驗(yàn)?zāi)康?、 掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法2、 掌握十進(jìn)制六十進(jìn)制二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法3、 繼續(xù)鞏固多位共陰極掃描顯示數(shù)碼管的驅(qū)動(dòng)及編碼4、 了解和掌握分頻電路實(shí)現(xiàn)的方法5、 掌握揚(yáng)聲器的

18、驅(qū)動(dòng)6、 LED 燈的花樣顯示7、 掌握FPGA技術(shù)的層次化設(shè)計(jì)方法二實(shí)驗(yàn)主要儀器與設(shè)備1輸入:三個(gè)按鍵開關(guān)(清零,調(diào)小時(shí),調(diào)分鐘)2輸出:8個(gè)LED燈;揚(yáng)聲器;8位七段掃描共陰極數(shù)碼顯示管3主芯片:EP1K10TC100-3三實(shí)驗(yàn)內(nèi)容及原理在同一塊FPGA芯片EP1K10TC100-3上集成了如下電路模塊:1時(shí)鐘計(jì)數(shù):秒60進(jìn)制BCD碼計(jì)數(shù);分60進(jìn)制BCD碼計(jì)數(shù);時(shí)24進(jìn)制BCD碼計(jì)數(shù);同時(shí)整個(gè)計(jì)數(shù)器有清零,調(diào)分,調(diào)時(shí)功能在接近整點(diǎn)時(shí)能提供報(bào)時(shí)信號(hào)2有驅(qū)動(dòng)8位七段共陰極掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出和七段字行譯碼輸出編碼和掃描可參照“實(shí)驗(yàn)四”3揚(yáng)聲器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生4LED燈按個(gè)人

19、要求在整點(diǎn)時(shí)有花樣顯示信號(hào)產(chǎn)生四預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)數(shù)字電路中計(jì)數(shù)器分頻電路數(shù)碼驅(qū)動(dòng),以及硬件VHDL編程等相關(guān)內(nèi)容五實(shí)驗(yàn)步驟1利用VHDL文本輸入法設(shè)計(jì)secondminutehouralertseltimeDELED模塊,并生成相應(yīng)的元件符號(hào)2利用原理圖設(shè)計(jì)輸入法畫圖7-13選擇芯片ACEX1K EP1K10TC100-34編譯5仿真6管腳分配,并再次編譯7實(shí)驗(yàn)連線8編程下載,觀察實(shí)驗(yàn)結(jié)果圖7-1 原理圖如圖7-1,各模塊分別為:各種進(jìn)制的計(jì)數(shù)及時(shí)鐘控制模塊;掃描分時(shí)顯示,譯碼,分頻模塊;彩燈,揚(yáng)聲器編碼模塊各模塊都是由VHDL語言編寫六實(shí)驗(yàn)連線輸入接口:1、 代表清零,調(diào)時(shí),調(diào)分

20、信號(hào)RESET,SETHOUR,SETMIN的管腳分別連接按鍵開關(guān)2、 代表計(jì)數(shù)時(shí)鐘信號(hào)CLK和掃描時(shí)鐘信號(hào)CKDSP的管腳分別同1HZ時(shí)鐘源和32HZ(或更高)時(shí)鐘源相連輸出接口:1、 代表掃描顯示的驅(qū)動(dòng)信號(hào)管腳SEL2,SEL1,SEL0和A.G參照實(shí)驗(yàn)四與數(shù)碼管的信號(hào)連接點(diǎn)連接;2、 代表揚(yáng)聲器的驅(qū)動(dòng)信號(hào)的管腳SPEAK同揚(yáng)聲器驅(qū)動(dòng)接口SPEAKER相連;3、 代表花樣LED燈顯示的信號(hào)管腳LAMP0LAMP2同3個(gè)LED燈相連七實(shí)驗(yàn)結(jié)果實(shí)驗(yàn)八 A/D轉(zhuǎn)換實(shí)驗(yàn)一實(shí)驗(yàn)?zāi)康?、 了解ADC0809的工作原理2、 了解用掃描方式驅(qū)動(dòng)七段碼管顯示的工作原理3、 了解時(shí)序電路FPGA的實(shí)現(xiàn)4、 學(xué)

21、習(xí)用VHDL語言來描述時(shí)序電路的過程二實(shí)驗(yàn)主要儀器與設(shè)備1可變時(shí)鐘源2七段碼顯示3A/D轉(zhuǎn)換芯片ADC08094主芯片EP1K10TC100-35、 三個(gè)撥動(dòng)開關(guān),進(jìn)行地址選擇三實(shí)驗(yàn)原理該實(shí)驗(yàn)是利用FPGA控制ADC0809的時(shí)序,進(jìn)行AD轉(zhuǎn)換,然后將ADC0809轉(zhuǎn)換后的數(shù)據(jù)以十六進(jìn)制的數(shù)據(jù)顯示出來ADC0809是8位8通道的逐次比較式AD轉(zhuǎn)換芯片該芯片管腳如右圖所示芯片引腳及其說明如下:D0-D7(2-8-2-1):8位雙先三態(tài)數(shù)據(jù)線ADDAADDBADDC:通道選擇地址OUTPUT ENABLE:輸出允許控制Clock:ADC轉(zhuǎn)換時(shí)鐘Vref+Vref-:正負(fù)參考電壓IN0-IN7:8個(gè)

22、模擬信號(hào)輸入通道START:AD轉(zhuǎn)換啟動(dòng)信號(hào)EOC:AD轉(zhuǎn)換結(jié)束信號(hào)ALE:通道地址鎖存信號(hào)ADC0809的工作時(shí)序如下圖所示其詳細(xì)工作過程可查閱其他資料本實(shí)驗(yàn)FPGA實(shí)現(xiàn)時(shí)必須嚴(yán)格遵守ADC0809的工作時(shí)序,在編寫其驅(qū)動(dòng)代碼時(shí)尤其要注意ADC0809的時(shí)鐘信號(hào)從FPGA獲取,FPGA的時(shí)鐘在500KHz至800KHz都可以選擇現(xiàn)具體介紹代碼編寫思想:首先將要轉(zhuǎn)換的ADC0809的地址輸出,然后產(chǎn)生ALE信號(hào)的,在該信號(hào)的上升沿,地址被打入ADC0809的地址鎖存器,這樣就選中了對(duì)應(yīng)的通道地址產(chǎn)生結(jié)束后,便可產(chǎn)生START信號(hào),使ADC0809開始進(jìn)行AD轉(zhuǎn)換,需要注意的是,在ADC0809

23、轉(zhuǎn)換期間,輸入的模擬信號(hào)必須穩(wěn)定,否則可能出現(xiàn)比較大的誤差在地址鎖存并且啟動(dòng)轉(zhuǎn)換后,EOC便會(huì)呈現(xiàn)低電平,知道AD轉(zhuǎn)換結(jié)束,所以FPGA在EOC從低電平變成高電平之前,不能讀取ADC的轉(zhuǎn)換數(shù)據(jù)在EOC變成高電平之后,FPGA便可將OUTPUT INPUT信號(hào)拉高,這樣ADC轉(zhuǎn)換的數(shù)據(jù)就會(huì)呈現(xiàn)在數(shù)據(jù)線上,FPGA讀入該數(shù)據(jù)后,在8位七段碼管上顯示出來,這就是整個(gè)實(shí)驗(yàn)過程的工作流程四預(yù)習(xí)要求做實(shí)驗(yàn)前必須認(rèn)真復(fù)習(xí)ADC0809的工作原理,數(shù)碼顯示,以及時(shí)序電路的VHDL設(shè)計(jì)等相關(guān)內(nèi)容五實(shí)驗(yàn)內(nèi)容及步驟本實(shí)驗(yàn)的內(nèi)容就是用FPGA模擬產(chǎn)生ADC0809的時(shí)序,使其正常工作,對(duì)ADC0809輸入一個(gè)模擬量,

24、進(jìn)行A/D轉(zhuǎn)換,然后將讀入后的數(shù)據(jù)進(jìn)行顯示,實(shí)驗(yàn)步驟如下:1、 編寫ADC0809時(shí)序的VHDL代碼2、 用Quartus II對(duì)其進(jìn)行編譯仿真3、 在時(shí)序確定無誤后,選擇芯片ACEX1K EP1K10TC100-34、 給芯片進(jìn)行管腳綁定,再次進(jìn)行編譯5、 根據(jù)自己綁定的管腳,在實(shí)驗(yàn)箱上對(duì)ADC0809顯示七段碼和FPGA之間進(jìn)行正確連線6、 對(duì)選定的通道輸入一個(gè)模擬量,給目標(biāo)板下載代碼,調(diào)節(jié)電位器改變輸入的模擬量,觀看實(shí)驗(yàn)結(jié)果六實(shí)驗(yàn)連線如果是調(diào)用的本書提供的VHDL代碼,則實(shí)驗(yàn)連線如下:Clk:時(shí)鐘輸入信號(hào),500KHz至800KHz之間均可EOC:輸出信號(hào),接ADC0809的EOC信號(hào)D

25、in:數(shù)據(jù)輸入,接ADC0809的數(shù)據(jù)總線D0-D7;Start:輸出信號(hào),接ADC0809的START信號(hào)Ale:地址鎖存,接ADC0809的ALE信號(hào)OE: 輸出允許,接ADC0809的OUTPUT ENABLE信號(hào) SaSbSc:七段顯示選通信號(hào),接七段碼顯示SEL0SEL1和SEL2ABCDEFG:分別連接至七段碼顯示的abcdefgADC0809的地址選擇信號(hào)AB和C分別到三個(gè)撥擋開關(guān)通過ABC選取輸入通道CH0CH7其中的相應(yīng)通道輸入一個(gè)可變模擬量七實(shí)驗(yàn)結(jié)果八思考題1對(duì)于外部模擬信號(hào)Vtest范圍超出05V的情況下,應(yīng)如何修改設(shè)計(jì)和顯示模塊?2為什么引入CLK信號(hào)?用與不用CLK信

26、號(hào)對(duì)顯示可能產(chǎn)生什么影響?附 vhdl代碼:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;-entity adc is port( clk,eoc : in std_logic; -Clock Signal din : in std_logic_vector(7 downto 0); -data bus clock,start : out std_logic; -clock of adc0809 ale : out std_logic;

27、-ale signal of adc0809 oe : buffer std_logic; -out enable signal a,b,c,d,e,f,g : out std_logic; -7 segment driver sa,sb,sc : out std_logic); -Display Selectend adc;-architecture behave of adc is signal dcount : std_logic_vector(2 downto 0); signal adh,adl : std_logic_vector(6 downto 0); signal displ

28、ay : std_logic_vector(6 downto 0); signal adcount : std_logic_vector(19 downto 0); signal din_h,din_l : std_logic_vector(3 downto 0); signal disp_flag : std_logic; begin process(clk) begin clock=clk; end process; process(clk) -accumulate adcount begin if(clkevent and clk=1) then adcount=adcount+1; end if; end process; process(clk) -start ad0809 convert be