北交大數(shù)電研究性學(xué)習(xí)報(bào)告-集成電路EDA技術(shù)及可編程邏輯器件

1、北 京 交 通 大 學(xué) 數(shù)字電子線路研究性學(xué)習(xí)（論文） 集成電路 EDA 技術(shù)及可編程邏輯器件 組員：姓名: 學(xué)號(hào): 姓名: 學(xué)號(hào): 指導(dǎo)老師: 朱明強(qiáng) 二零一四年十二月 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 II 頁(yè) 共 30 頁(yè) 摘摘 要要 本文通過(guò)介紹集成電路 EDA 技術(shù)以及可編程邏輯器件 PLD 來(lái)了解當(dāng)前集成電 路及 PLD 的發(fā)展。集成電路部分，我們介紹了傳統(tǒng)設(shè)計(jì)方法和現(xiàn)代設(shè)計(jì)方法，然后 系統(tǒng)的介紹了 EDA 技術(shù)。之后我們?cè)敿?xì)的介紹了可編程邏輯器件 PLD 的結(jié)構(gòu)、分 類、性能特點(diǎn)，以及對(duì)低密度和高密度 PLD 不同的設(shè)計(jì)方法。然后對(duì)國(guó)內(nèi)外大型的 集成電路設(shè)計(jì)公司以及他們的產(chǎn)品進(jìn)

2、行了介紹。硬件的發(fā)展離不開(kāi)軟件平臺(tái)的支持， 文中對(duì)Max+plus設(shè)計(jì)平臺(tái)的的特點(diǎn)進(jìn)行了介紹。了解芯片上的文字信息也是一個(gè) 學(xué)習(xí)集成電路技術(shù)的人必不可少的技能，文章的最后以 FPGA 為例，介紹了其片上 信息的具體含義。 關(guān)鍵詞：集成電路； 可編程邏輯器件； 公司介紹； Max+plus軟件平臺(tái)； FPGA 片上信息 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 III 頁(yè) 共 30 頁(yè) Abstract In this article, by introducing EDA technology of integrated circuits and programmable logic device

3、PLD to understand the current integrated circuit, and the development of PLD. Integrated circuit part, we introduced the traditional design method and the modern design method, then the system of EDA technology is introduced. After our detailed introduces the programmable logic devices structure, cl

4、assification and performance characteristics of PLD, and the design method of low density and high density PLD is different. Then the large integrated circuit design company at home and abroad are introduced and their products. The development of the hardware cant depart from the support of software

5、 platform, This paper the characteristics of design platform of Max + plus are introduced. Understand a text message on a chip is also a learning essential skills integrated circuit technology.The end of the article has the FPGA as the example, introduces the specific meaning of the information. Key

6、words:Integrated circuit; Programmable logic devices; Company introduction; The software platform; Information on the FPGA chip 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 IV 頁(yè) 共 30 頁(yè) 目 錄 摘 要.II ABSTRACT.III 1集成電路的設(shè)計(jì)方法.1 1.1 傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)方法.1 1.2 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法.1 1.3 EDA 技術(shù)及現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)流程 .1 2可編程邏輯器件.3 2.1 可編程邏輯器件簡(jiǎn)介.3 2.2 可編程邏輯器件 PLD 的基本

7、結(jié)構(gòu).3 2.3 可編程邏輯器件 PLD 的分類.3 2.4 可編程邏輯器件 PLD 的性能特點(diǎn).6 2.5 可編程邏輯器件 PLD 的設(shè)計(jì)過(guò)程.7 3當(dāng)代集成電路設(shè)計(jì)公司.9 3.1 國(guó)內(nèi)集成電路設(shè)計(jì)公司簡(jiǎn)介.9 3.2 國(guó)外集成電路設(shè)計(jì)公司簡(jiǎn)介.9 4可編程邏輯器件軟件設(shè)計(jì)平臺(tái).11 4.1 MAX+PLUS軟件設(shè)計(jì)平臺(tái)簡(jiǎn)介.11 4.2 MAX+PLUS開(kāi)發(fā)系統(tǒng)特點(diǎn).11 4.3 MAX+PLUS設(shè)計(jì)過(guò)程.12 5FPGA 片上文字信息分析.13 6參考文獻(xiàn).14 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 1 頁(yè) 共 30 頁(yè) 1 集成電路的設(shè)計(jì)方法集成電路的設(shè)計(jì)方法 1.1 傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)

8、方法 傳統(tǒng)的數(shù)字邏輯電路理論中，由真值表，卡諾圖，邏輯方程，狀態(tài)表及狀態(tài)圖 來(lái)完成描述邏輯電路分功能。其特點(diǎn)是采用自下而上的設(shè)計(jì)方法，具體設(shè)計(jì)步驟為： 分析設(shè)計(jì)要求，把用文字描述的設(shè)計(jì)要求抽象成輸入、輸出變量的邏輯關(guān)系，根據(jù) 邏輯關(guān)系列出真值表描述，寫(xiě)出邏輯函數(shù)表達(dá)式，然后使用公式或卡諾圖對(duì)真值表 進(jìn)行化簡(jiǎn)，得到最小的表達(dá)式，再根據(jù)化簡(jiǎn)結(jié)果畫(huà)出電路原理圖，制版實(shí)驗(yàn)，使用 調(diào)試工具和儀器，對(duì)系統(tǒng)進(jìn)行調(diào)試；若設(shè)計(jì)無(wú)誤，則送制板廠制板，若有嚴(yán)重錯(cuò)誤， 則需修改設(shè)計(jì)，并重復(fù)實(shí)驗(yàn)。 按這樣的過(guò)程設(shè)計(jì)產(chǎn)品，從根據(jù)設(shè)計(jì)目標(biāo)得到真值表，到最后完成系統(tǒng)后的測(cè) 試與調(diào)試，所有的工作均需人工完成?？梢韵胂?，隨著數(shù)字

9、集成電路的發(fā)展，從小 規(guī)模集成電路（SSI）的小于 10 個(gè)邏輯門(mén)，到中規(guī)模集成電路（MSI）的幾百個(gè)邏 輯門(mén)，再到大規(guī)模集成電路的（LSI）幾萬(wàn)門(mén)，最后甚至到超大規(guī)模集成電路 （VLSI），甚大規(guī)模集成電路（ULSI）的幾十萬(wàn)、幾百萬(wàn)門(mén)電路，集成電路迅速的 大規(guī)?；?，使得傳統(tǒng)設(shè)計(jì)方法根本無(wú)法完成得到真值表畫(huà)出卡諾圖等工作。而且， 傳統(tǒng)設(shè)計(jì)方法所用元件的種類和數(shù)量較多，一次性成功率低，開(kāi)發(fā)周期長(zhǎng)，系統(tǒng)可 靠性差，體積和功耗較大，成本也高。由此可見(jiàn)，傳統(tǒng)的集成電路設(shè)計(jì)方法效率極 低。 1.2 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法 為了適應(yīng)現(xiàn)代大規(guī)模和超大規(guī)模集成電路的設(shè)計(jì)，并使系統(tǒng)獲得良好的性能和 正確的結(jié)果，

10、現(xiàn)代數(shù)字邏輯電路的設(shè)計(jì)通常采用從上至下(from top to down)的設(shè)計(jì) 方法，這里的“上”就是指設(shè)計(jì)者從整個(gè)系統(tǒng)邏輯功能出發(fā)，進(jìn)行最上層的系統(tǒng)設(shè) 計(jì)；“至下”就是指按一定原則將全局系統(tǒng)劃分為若干份子系統(tǒng)，逐級(jí)向下，再將 每個(gè)子系統(tǒng)劃分為若干個(gè)功能模塊，模塊還可以向下劃分為子模塊，直至可用基本 模塊實(shí)現(xiàn)。 如此一來(lái)，數(shù)字系統(tǒng)就被劃分為控制電路和若干個(gè)受控電路的功能模塊，相當(dāng) 于把一個(gè)復(fù)雜的系統(tǒng)設(shè)計(jì)工作化為了一個(gè)較小規(guī)模的時(shí)序電路和一些基本模塊的問(wèn) 題，從而大大簡(jiǎn)化了設(shè)計(jì)難度，縮短了設(shè)計(jì)周期。 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 2 頁(yè) 共 30 頁(yè) 1.3 EDA 技術(shù)及現(xiàn)代數(shù)字系統(tǒng)設(shè)

11、計(jì)流程 EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)是在計(jì)算機(jī)輔助設(shè)計(jì)技術(shù)(CAD)基礎(chǔ)上發(fā)展起來(lái) 的計(jì)算機(jī)軟件系統(tǒng)，是指以計(jì)算機(jī)為工作平臺(tái)，以 EDA 軟件工具為開(kāi)發(fā)環(huán)境，以硬 件描述語(yǔ)言為設(shè)計(jì)語(yǔ)言，以可編程器件為實(shí)驗(yàn)載體，以專用集成電路、片上系統(tǒng)芯 片為器件目標(biāo)，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。 現(xiàn)代數(shù)字系統(tǒng)從上至下的分層設(shè)計(jì)流程圖如圖 1 所示。每個(gè)層次上，大致都有 描述、劃分、綜合、驗(yàn)證等四種工作。其中設(shè)計(jì)者只需利用圖形輸入或硬件描述語(yǔ) 言 VHDL 完成系統(tǒng)描述，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、 優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編

12、程下 載等工作。極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 圖 1 現(xiàn)代邏輯電路設(shè)計(jì)基本步驟 EDA 設(shè)計(jì)過(guò)程是將傳統(tǒng)的“電路設(shè)計(jì)硬件搭試調(diào)試焊接”模式變?yōu)?“功能設(shè)計(jì)軟件模擬編程下載”方式。利用 EDA 工具。電子設(shè)計(jì)師可以從 概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)。大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將 電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出 IC 版圖或 PCB 版圖的整個(gè)過(guò)程在計(jì)算機(jī) 上自動(dòng)處理完成。 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 3 頁(yè) 共 30 頁(yè) 2 可編程邏輯器件可編程邏輯器件 2.1 可編程邏輯器件簡(jiǎn)介 在數(shù)字電子系統(tǒng)領(lǐng)域存在三種基本的器件類型：儲(chǔ)存器，微處

13、理器和邏輯器件。 而邏輯器件是實(shí)現(xiàn)電路功能的核心組成部分。邏輯電路分為兩大類型：固定邏輯器 件和可編程邏輯器件。固定邏輯器件中的電路是在出廠前就設(shè)計(jì)好的，出廠后其功 能是不可改變的。而可編程邏輯器件（PLDProgrammable Logic Device）的出現(xiàn) 能夠?yàn)槭褂谜咛峁┒喾N自行設(shè)計(jì)功能，特性，速度和電壓特性的標(biāo)準(zhǔn)的器件。器件 的功能不是固定不變的，而是可根據(jù)用戶的需要而進(jìn)行改變，即由編程的方法來(lái)確 定器件的邏輯功能。 2.2 可編程邏輯器件 PLD 的基本結(jié)構(gòu) 大多數(shù)典型的 PLD 器件是由二級(jí)組合網(wǎng)絡(luò)構(gòu)成的。通常第一級(jí)是“與”陣列； 第二級(jí)是“或” 陣列。輸入連接“與”陣列，在其

14、中進(jìn)行“與”邏輯組合，形成乘 積項(xiàng)。然后乘積項(xiàng)轉(zhuǎn)入“或” 陣列，在“或” 陣列中由不同的乘積項(xiàng)構(gòu)成所要求 的邏輯函數(shù)輸出。 PLD 基本結(jié)構(gòu)框圖如下： 輸入 電路 輸出 電路 或 陣 列 與 陣 列 輸入項(xiàng) 乘積項(xiàng)或項(xiàng) 圖 2 PLD 基本結(jié)構(gòu)框圖 2.3 可編程邏輯器件 PLD 的分類 基于 PLD 與陣列和或陣列是否編程，可以分為三種基本類型：與陣列固定，或 陣列可編程型。包括可編程只讀存儲(chǔ)器 PROM 和可擦除編程只讀存儲(chǔ)器 EPROM； 與陣列、或陣列均可編程。包括可編程邏輯陣列 PLA；與陣列可編程，或陣列固定。 包括可編程陣列邏輯 PAL、通用列陣邏輯 GAL 和高密度可編程邏輯器

15、件 HDPLD。 1. 與陣列固定，或陣列可編程 代表器件是可編程只讀存儲(chǔ)器 PROM，其結(jié)構(gòu)為與陣列為全譯碼陣列，或陣列 為可編程陣列。由于它以最小項(xiàng)為基礎(chǔ)，因此在設(shè)計(jì)中無(wú)須對(duì)函數(shù)簡(jiǎn)化。能夠較方 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 4 頁(yè) 共 30 頁(yè) 便地實(shí)現(xiàn)多輸入、多輸出的組合邏輯電路。器件的規(guī)模將隨著輸入信號(hào)數(shù)量 n 的增 加成 2n 指數(shù)級(jí)增長(zhǎng)。因此 PROM 一般只用于數(shù)據(jù)存儲(chǔ)器，不適于實(shí)現(xiàn)邏輯函數(shù)。 4*2 位 PROM 如圖所示： 與陣列（固定） 或陣列 （可編程） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F 圖 3 4*2 位 PROM 2. 與或陣列均可編程

16、代表器件是可編程邏輯陣列 PLA，由于它具有與陣列和或陣列均可編程的特點(diǎn)， 在編程中，只要形成所需的乘積項(xiàng)，無(wú)關(guān)項(xiàng)不用構(gòu)建。這樣一來(lái)，大大減少了它的 陣列規(guī)模。PLA 與 PROM 相比，有效地提高了芯片利用率，縮小了體積。4*2PLA 如圖所示： 與陣列（可編程） 或陣列 （可編程） 0 A 1 A 1 A 1A0 A 0A 1 F 0 F 圖 4 4*2 位 PLA 3. 與陣列可編程，或陣列固定 代表器件是可編程陣列邏輯 PAL 和通用陣列邏輯 GAL。這種結(jié)構(gòu)中，或陣列 固定若干個(gè)乘積項(xiàng)輸出。為了滿足不同用戶的要求，PAL 有各種不同的輸出結(jié)構(gòu)： 如固定或門(mén)輸出結(jié)構(gòu)、帶反饋的寄存器輸出

17、結(jié)構(gòu)、異或型輸出結(jié)構(gòu)等。由于 PAL 工 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 5 頁(yè) 共 30 頁(yè) 藝簡(jiǎn)單、速度快、功能多變，獲得廣泛接受。GAL 基本上沿襲了 PAL 的結(jié)構(gòu)。與 PAL 不同的是，GAL 用可編程的輸出邏輯宏單元 OLMC 代替了固定輸出結(jié)構(gòu)。用 戶可對(duì) OLMC 自行組態(tài)，以構(gòu)成不同的輸出結(jié)構(gòu)，因而 GAL 使用起來(lái)比 PAL 更靈 活。PAL 與 GAL 分別如圖所示： 0 A 1 A 1 F 0 F 0 A 1 A 1 F 0 F 圖 5 PAL 與 GAL 2 0 7 19 0 34 781211151619202324272831 1 3 8 15 18 OLMC

18、 OLMC 4 16 23 17 5 24 31 16 OLMC OLMC 6 32 39 15 7 40 47 14 OLMC OLMC 8 48 55 13 9 56 63 12 OLMC OLMC 11 I/CLK I I I I I I I I I/OE I/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/Q I/O/Q CLK OE 圖 6 GAL16V8 的結(jié)構(gòu)圖 基于 PLD 集成度，可將 PLD 分為低密度 PLD 和高密度 PLD。低密度 PLD 主 要包括 PROM、PLA、PAL 和 GAL，高密度 PLD 主要包括復(fù)雜可編程邏輯器件 CPLD

19、 和現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA。具體結(jié)果如下圖： 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 6 頁(yè) 共 30 頁(yè) 圖 7 PLD 分類結(jié)構(gòu)圖 復(fù)雜可編程邏輯器件 CPLD 與現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 都是一種用戶可編程邏 輯器件。它們是在 PAL、GAL 等邏輯器件的基礎(chǔ)上發(fā)展起來(lái)的。同以往的 PAL 和 GAL 相比，F(xiàn)PGA/CPLD 規(guī)模比較大，適合于時(shí)序、組合邏輯電路應(yīng)用場(chǎng)合。編程 方便、集成度高、開(kāi)發(fā)周期短、速度快、價(jià)格合理等都是它的優(yōu)點(diǎn)。 2.4 可編程邏輯器件 PLD 的性能特點(diǎn) 1. 減小系統(tǒng)體積：?jiǎn)纹?PLD 有很高的密度，可容納中小規(guī)模集成電路的幾片 到十幾片。 2. 增強(qiáng)邏輯

20、設(shè)計(jì)的靈活性：使用 PLD 器件設(shè)計(jì)的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器 件在邏輯功能上的限制。 3. 縮短設(shè)計(jì)周期：由于可編程特性，用 PLD 設(shè)計(jì)一個(gè)系統(tǒng)所需時(shí)間比傳統(tǒng)方 式大為縮短。 4. 提高系統(tǒng)處理速度：用 PLD 與或兩級(jí)結(jié)構(gòu)實(shí)現(xiàn)任何邏輯功能，比用中小規(guī) 模器件所需的邏輯級(jí)數(shù)少。這不僅簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，而且減少了級(jí)間延遲，提高了 系統(tǒng)的處理速度。 5. 提高系統(tǒng)處理速度：用 PLD 與或兩級(jí)結(jié)構(gòu)實(shí)現(xiàn)任何邏輯功能，比用中小規(guī) 模器件所需的邏輯級(jí)數(shù)少。這不僅簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，而且減少了級(jí)間延遲，提高了 系統(tǒng)的處理速度。 6. 提高系統(tǒng)的可靠性：用 PLD 器件設(shè)計(jì)的系統(tǒng)減少了芯片數(shù)量和印制板面積，

21、減少了相互間的連線，增加了平均壽命, 提高了抗干擾能力，從而提高了系統(tǒng)的可 靠性。 7.某些 PLD 器件，如 GAL 器件或高密度可編程邏輯器件本身具有加密功能。 設(shè)計(jì)者在設(shè)計(jì)時(shí)選中加密項(xiàng)，可編程邏輯器件就被加密，器件的邏輯功能無(wú)法被讀 取出來(lái)，有效的防止邏輯系統(tǒng)被抄襲。 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 7 頁(yè) 共 30 頁(yè) 明確系統(tǒng)功能 確定總體方案 子系統(tǒng)具體實(shí)現(xiàn) 系統(tǒng)仿真實(shí)現(xiàn) 圖 8 TopDown 設(shè)計(jì) 2.5 可編程邏輯器件 PLD 的設(shè)計(jì)過(guò)程 1. 低密度 PLD 的設(shè)計(jì)過(guò)程 低密度 PLD 一般采用書(shū)面邏輯設(shè)計(jì)，將電路所需要實(shí)現(xiàn)的功能用狀態(tài)轉(zhuǎn)換圖， 狀態(tài)轉(zhuǎn)換表，真值表或邏輯

22、方程等方式進(jìn)行表達(dá)，然后根據(jù)整個(gè)電路的輸入、輸出 端數(shù)以及所需要的各類門(mén)和觸發(fā)器來(lái)選擇能夠滿足設(shè)計(jì)要求的器件系列和型號(hào)。器 件的選擇上，除了對(duì)功能的的要求外，還應(yīng)該考慮器件的引腳數(shù)，速度，功耗以及 結(jié)構(gòu)等特點(diǎn)。 2. 高密度 PLD 的設(shè)計(jì)過(guò)程 復(fù)雜的邏輯功能需要使用高密度 PLD 的編程來(lái)實(shí)現(xiàn)。由于功能的復(fù)雜，不能再 使用傳統(tǒng)的書(shū)面邏輯設(shè)計(jì)思路，而是采用“自頂向下（TOP-DOWN）”的設(shè)計(jì)方法。 這里的“頂”指系統(tǒng)的功能，“向下”指將系統(tǒng)由小到大、由粗到細(xì)、由復(fù)雜變簡(jiǎn) 單進(jìn)行分解。自定向下的設(shè)計(jì)過(guò)程由四部分組成。如下圖所示： 第一步為明確系統(tǒng)功能，即對(duì)設(shè)計(jì)的系統(tǒng)的任務(wù)、要求、原理以及使用環(huán)

23、境進(jìn) 行考慮，從而明確設(shè)計(jì)目標(biāo)、確定系統(tǒng)功能，是一件至關(guān)重要的事。因?yàn)橹挥邪阉?做好了，后面的設(shè)計(jì)工作才有意義，才有效率。 第二步為確定總體方案，在明確了設(shè)計(jì)目標(biāo)、確定系統(tǒng)功能之后，接下來(lái)要做 的工作就是根據(jù)系統(tǒng)功能確定出系統(tǒng)設(shè)計(jì)的總體方案。采用什么原理和方法來(lái)實(shí)現(xiàn) 預(yù)定功能，是這一步中必須認(rèn)真考慮的事。因?yàn)橥还δ艿南到y(tǒng)有多種工作原理和 實(shí)現(xiàn)方法可供選擇，方案的優(yōu)劣直接關(guān)系到所設(shè)計(jì)的整個(gè)數(shù)字系統(tǒng)的質(zhì)量，所以必 須周密思考、反復(fù)比較和慎重選擇?？偟脑瓌t是，所選擇的方案既要能滿足系統(tǒng)的 要求，又要具有較高的性能價(jià)格比。 第三步為系統(tǒng)具體實(shí)現(xiàn)，在系統(tǒng)方案確定以后再?gòu)慕Y(jié)構(gòu)上對(duì)系統(tǒng)進(jìn)行邏輯劃 數(shù)字電子

24、線路研究性學(xué)習(xí)（論文） 第 8 頁(yè) 共 30 頁(yè) 分，導(dǎo)出系統(tǒng)的結(jié)構(gòu)框圖。一般把系統(tǒng)從邏輯上劃分為數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)兩 部分。然后，再將各自劃分為多個(gè)子系統(tǒng)模塊，各模塊的輸入、輸出信號(hào)要明確。 這些子系統(tǒng)就可以依據(jù)基礎(chǔ)的數(shù)字設(shè)計(jì)確定具體電路實(shí)現(xiàn)。系統(tǒng)如果有控制算法也 包括選擇控制算法及實(shí)現(xiàn)。 第四步為系統(tǒng)仿真實(shí)現(xiàn)，在系統(tǒng)設(shè)計(jì)完成之后，最好先采用 EDA 軟什對(duì)所設(shè)計(jì) 的系統(tǒng)進(jìn)行仿真后再用具體器件搭電路以保證系統(tǒng)設(shè)計(jì)的正確性和可靠性。電路 實(shí)現(xiàn)時(shí)，一般按自底向上的順序進(jìn)行。這樣做不僅行利于單個(gè)電路的調(diào)試，而且也 利于整個(gè)系統(tǒng)的聯(lián)調(diào)。因此，嚴(yán)格地講，數(shù)字系統(tǒng)的完整設(shè)計(jì)過(guò)程應(yīng)該是“自頂向下 設(shè)計(jì)

25、。自底向上集成”。 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 9 頁(yè) 共 30 頁(yè) 3 數(shù)字電路設(shè)計(jì)實(shí)例數(shù)字電路設(shè)計(jì)實(shí)例數(shù)字鐘數(shù)字鐘 3.1 設(shè)計(jì)任務(wù)及要求 (1) 設(shè)計(jì)一個(gè)數(shù)字鐘。 (2) 用 2 個(gè)數(shù)碼管分時(shí)顯示小時(shí)、分鐘、秒，用個(gè)位數(shù)碼管上的 OP 發(fā)光點(diǎn)表 示小時(shí)。 (3) 數(shù)字鐘采用 24 進(jìn)制計(jì)時(shí)。 (4) 可分別進(jìn)行小時(shí)、分、秒的手動(dòng)校正。 3.2 器件選擇 EPM7128S、共陰極七段數(shù)碼管、開(kāi)關(guān)、電阻和電容。 3.3 程序設(shè)計(jì)過(guò)程 數(shù)字鐘總體框圖如圖所示。 圖 9 數(shù)字鐘設(shè)計(jì)框圖 在程序設(shè)計(jì)中，本實(shí)例遵循了“從上向下”的設(shè)計(jì)思路，從整個(gè)系統(tǒng)的邏輯功 能出發(fā)，進(jìn)行上層的系統(tǒng)設(shè)計(jì)，及調(diào)

26、用在下層設(shè)計(jì)的各種邏輯模塊，從整體上對(duì)各 個(gè)邏輯模塊進(jìn)行進(jìn)行連接，從而達(dá)到整個(gè)系統(tǒng)邏輯功能的實(shí)現(xiàn)。電子鐘的下層是各 個(gè)不同功能的邏輯模塊，包括分頻器模塊、控制信號(hào)產(chǎn)生模塊、控制模塊、譯碼顯 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 10 頁(yè) 共 30 頁(yè) 示電路模塊、 防抖動(dòng)模塊。分頻器模塊即對(duì) GLK 信號(hào)進(jìn)行分頻，得到需要的頻率， 做計(jì)數(shù)定時(shí)使用?？刂菩盘?hào)產(chǎn)生模塊產(chǎn)生對(duì)控制模塊的控制信號(hào)，在不同的條件下， 產(chǎn)生不同的控制信號(hào)，使控制電路的狀態(tài)不同，包括對(duì)小時(shí)，分鐘，秒的顯示切換 以及校正。譯碼顯示模塊即對(duì)輸入的信號(hào)進(jìn)行譯碼，驅(qū)動(dòng)數(shù)碼管顯示數(shù)字。防抖動(dòng) 模塊完成按鍵消抖的功能。上層通過(guò)對(duì)這幾類下層

27、模塊的調(diào)用，建立起下層模塊的 相互關(guān)聯(lián)，從而達(dá)到了電子時(shí)鐘所需要的各類功能。上層以及下層具體程序如下： 3.4 VHDL 程序設(shè)計(jì) （1）上層模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity whole is port(seechange : in std_logic; -看表/校表切換控制信號(hào)。 hourmins : in std_logic; -時(shí)/分/秒切換控制信號(hào)。 increase : in std_lo

28、gic; -手動(dòng)校表時(shí)鐘信號(hào)。 clki : in std_logic; -時(shí)鐘信號(hào)，1 MHz。 sel : out std_logic_vector(2 downto 1); -數(shù)碼管片選信號(hào)。 seg : out std_logic_vector(7 downto 0) ); -數(shù)碼管的驅(qū)動(dòng)信號(hào)。 end; architecture behave of whole is signal seechangeo: std_logic; signal hourminso : std_logic; signal increaseo: std_logic; signal aclkf : std_lo

29、gic; signal clk,clk_dis : std_logic; signal low,high : std_logic_vector(3 downto 0); signal n : std_logic; signal ap : std_logic; component kongjian_count -調(diào)用控制模塊。 port(clk : in std_logic; n : in std_logic; hourmins : in std_logic; increase : in std_logic; low : out std_logic_vector(3 downto 0); hig

30、h : out std_logic_vector(3 downto 0); p : out std_logic); 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 11 頁(yè) 共 30 頁(yè) end component; component divid -調(diào)用分頻器模塊。 port(clki : in std_logic; clk_dis,clk,clkf : out std_logic); end component; component control is-調(diào)用控制信號(hào)產(chǎn)生模塊。 port(clk : in std_logic; seechange : in std_logic; n : out std

31、_logic); end component; component display-調(diào)用譯碼顯示模塊。 port(clk_dis,p : in std_logic; low : in std_logic_vector(3 downto 0); high : in std_logic_vector(3 downto 0); sel : out std_logic_vector(2 downto 1); seg : out std_logic_vector(7 downto 0); end component; component keyin -調(diào)用防抖動(dòng)模塊。 port(clk : in std

32、_logic; keyin : in std_logic; keyout : out std_logic); end component; begin u1 : component keyin port map(aclkf,seechange,seechangeo); u2 : component keyin port map(aclkf,hourmins,hourminso); u3 : component keyin port map(aclkf,increase,increaseo); u4 : component divid port map(clki,clk_dis,clk,aclk

33、f); u5 : component control port map(clk,seechangeo,n); u6 : component kongjian_count port map(clk,n,hourminso,increaseo,low,high,ap); u7 : component display port map(clk_dis,ap,low,high,sel,seg); end behave; （2）下層模塊 分頻器模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use i

34、eee.std_logic_unsigned.all; entity divid is 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 12 頁(yè) 共 30 頁(yè) port(clki : in std_logic;-時(shí)鐘信號(hào)，1 MHz。 clk_dis,clk,clkf : out std_logic); -顯示、計(jì)時(shí)和防抖電路的輸入時(shí)鐘。 end; architecture d of divid is signal clk1,clk2,clk3,clk4,clk5,clk6 : std_logic; signal count1,count2,count3: std_logic_vector(4 downt

35、o 1); signal count4,count5,count6 : std_logic_vector(4 downto 1); begin process begin wait until clki=1; if count1(4 downto 1)=0100 then count1=0000; clk1=not clk1; else count1=count1+1; end if; end process; process begin wait until clk1=1; if count2(4 downto 1)=0100 then count2=0000; clk2=not clk2;

36、 else count2=count2+1; end if; end process; process begin wait until clk2=1; if count3(4 downto 1)=0100 then count3=0000;clk3=not clk3; else count3=count3+1; end if; end process; process begin 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 13 頁(yè) 共 30 頁(yè) wait until clk3=1; if count4(4 downto 1)=0100 then count4=0000;clk4=not clk4;

37、 else count4=count4+1; end if; end process; process begin wait until clk4=1; if count5(4 downto 1)=0100 then count5=0000; clk5=not clk5; else count5=count5+1; end if; end process; process begin wait until clk5=1; if count6(4 downto 1)=0100 then count6=0000; clk6=not clk6; else count6=count6+1; end i

38、f; end process; clk=clk6; clk_dis=clk4; clkf=clk5; end d; 控制信號(hào)產(chǎn)生模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity control is port(clk : in std_logic;-計(jì)時(shí)時(shí)鐘，1 Hz。 Seechange: in std_logic; -看表/校表切換控制信號(hào)。 n : out std_logic); -n 為看表/校表狀態(tài)標(biāo)志，

39、n=0為看表狀態(tài)；n=1為校表狀態(tài)。 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 14 頁(yè) 共 30 頁(yè) end; architecture c of control is type states1 is(t0,t1); signal state2 : states1; signal kz : std_logic; signal m : std_logic; begin process -本進(jìn)程描述起始狀態(tài)標(biāo)志的產(chǎn)生。 begin wait until clk=1; kz=1; end process; process(seechange) -本進(jìn)程描述 seechange 按鍵的控制。 begin

40、if kz=0 then state2state2state2mm=1; -m=1為校表狀態(tài)。 end case; end process; n=m; end c; 控制模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity kongjian_count is port(clk : in std_logic; -計(jì)時(shí)時(shí)鐘信號(hào)，1 Hz。 n : in std_logic;-看表/校表狀態(tài)標(biāo)志。 數(shù)字電子線路研究性學(xué)習(xí)（論

41、文） 第 15 頁(yè) 共 30 頁(yè) hourmins : in std_logic;-時(shí)/分/秒切換控制信號(hào)。 increase : in std_logic; -手動(dòng)校表時(shí)鐘信號(hào)。 low : out std_logic_vector(3 downto 0); -低位數(shù)碼管顯示信號(hào)。 high : out std_logic_vector(3 downto 0); -高位數(shù)碼管顯示信號(hào)。 p : out std_logic); -p 是顯示小數(shù)點(diǎn)燈的控制標(biāo)志。 end; architecture c of kongjian_count is signal ahour_h : std_logic

42、_vector(3 downto 0); signal ahour_l : std_logic_vector(3 downto 0); signal amin_h : std_logic_vector(3 downto 0); signal amin_l : std_logic_vector(3 downto 0); signal asec_h : std_logic_vector(3 downto 0); signal asec_l : std_logic_vector(3 downto 0); signal alow : std_logic_vector(3 downto 0); sign

43、al ahigh : std_logic_vector(3 downto 0); type states is (s0,s1,s2); signal state : states; begin process(clk) begin wait until clk=1; if n=0 then - n=0為看表，將自動(dòng)計(jì)時(shí)。 asec_l=asec_l + 1; if asec_l=1001 then asec_l=0000; asec_h=asec_h + 1; if asec_h=0101 then asec_h=0000; amin_l=amin_l + 1; if amin_l=1001

44、then amin_l=0000; amin_h=amin_h + 1; if amin_h=0101 then amin_h=0000; ahour_l=ahour_l + 1; if ahour_l=1001 then ahour_l=0000; ahour_h=ahour_h + 1; elsif (ahour_h=0010 and ahour_l=0011) then ahour_h=0000; ahour_l ahour_l=ahour_l+1; if ahour_l=1001 then ahour_l=0000; ahour_h=ahour_h + 1; elsif (ahour_

45、h=0010 and ahour_l=0011) then ahour_h=0000; ahour_l amin_l=amin_l+1; if amin_l=1001 then amin_l=0000; amin_h=amin_h+1; if (amin_h=0101 and amin_l=1001) then amin_h=0000; amin_l asec_l=asec_l + 1; if asec_l=1001 then asec_l=0000; asec_h=asec_h + 1; if asec_h=0101 and asec_l=1001 then asec_l=0000; ase

46、c_h=0000; end if; end if; end case; end if; if (state=s0) then -觀看小時(shí)指示數(shù)。 alow=ahour_l; ahigh=ahour_h; p=1; end if; if (state=s1) then -觀看分鐘指示數(shù)。 alow=amin_l; 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 17 頁(yè) 共 30 頁(yè) ahigh=amin_h; p=0; end if; if (state=s2) then -觀看秒針指示數(shù)。 alow=asec_l; ahigh=asec_h; p state state state=s0; end ca

47、se; end if; end process; low=alow; high=ahigh; end c; 譯碼顯示電路模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity display is port(clk_dis : in std_logic; -時(shí)鐘信號(hào)，100 Hz。 p : in std_logic; -小數(shù)點(diǎn)燈的控制信號(hào)。 Low : in std_logic_vector(3 downto 0); -

48、低位數(shù)碼管的信號(hào)。 high : in std_logic_vector(3 downto 0); -高位數(shù)碼管的信號(hào)。 sel : out std_logic_vector(2 downto 1); -數(shù)碼管片選信號(hào)。 seg : out std_logic_vector(7 downto 0) ); -數(shù)碼管的驅(qū)動(dòng)信號(hào)。 end; architecture d of display is signal num : std_logic_vector(3 downto 0); signal numlet : std_logic; signal segsig : std_logic_vector

49、(7 downto 0); signal selsig : std_logic_vector(2 downto 1); signal ahigh : std_logic_vector(3 downto 0); signal alow : std_logic_vector(3 downto 0); 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 18 頁(yè) 共 30 頁(yè) signal seg1 : std_logic_vector(7 downto 0); begin process(clk_dis) begin ahigh=high; alow=low; if clk_disevent and clk_di

50、s=1 then numlet=not numlet; if(numlet=1) then num(3 downto 0)=alow(3 downto 0); selsig=01; seg1(7 downto 0)=segsig(7 downto 0); else num(3 downto 0)=ahigh(3 downto 0); selsig=10; if (p=1) then seg1(7 downto 0)=segsig(7 downto 0)+1; elsif p=0 then seg1(7 downto 0)=segsig(7 downto 0); end if; end if;

51、end if; if (num(3 downto 0)=0000) then segsig(7 downto 0)=01111110; end if; If (num(3 downto 0)=0001) then segsig(7 downto 0)=00001100; end if; if (num(3 downto 0)=0010) then segsig(7 downto 0)=10110110; end if; if (num(3 downto 0)=0011) then segsig(7 downto 0)=10011110; end if; if (num(3 downto 0)=

52、0100) then segsig(7 downto 0)=11001100; end if; if (num(3 downto 0)=0101) then segsig(7 downto 0)=11011010; end if; if (num(3 downto 0)=0110) then segsig(7 downto 0)=11111010; end if; if (num(3 downto 0)=0111) then 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 19 頁(yè) 共 30 頁(yè) segsig(7 downto 0)=00001110; end if; if (num(3 downto 0

53、)=1000) then segsig(7 downto 0)=11111110; end if; if (num(3 downto 0)=1001) then segsig(7 downto 0)=11011110; end if; end process; sel=selsig; seg(7 downto 0)=seg1(7 downto 0); end d; 防抖動(dòng)模塊 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity keyin is port(clk : in std_

54、logic; -時(shí)鐘信號(hào)，10 Hz。 keyin : in std_logic; -有抖動(dòng)的輸入信號(hào)。 keyout : out std_logic); -防抖動(dòng)電路的輸出信號(hào)。 end; architecture a of keyin is begin process(clk) variable t : integer range 0 to 1; begin if (clkevent and clk=0) then if (keyin=1) then if t=1 then keyout=1; else t := t+1; end if; else keyout=0; end if; en

55、d if; end process; end; 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 20 頁(yè) 共 30 頁(yè) 3.5 程序說(shuō)明 (1) 數(shù)字鐘用兩個(gè)數(shù)碼管分別顯示小時(shí)、 分、 秒， 開(kāi)機(jī)顯示小時(shí)， 并以小 數(shù)點(diǎn)亮為標(biāo)志。 按 hourmins 鍵（外設(shè)開(kāi)關(guān)）可以以時(shí)、分、秒的順序交替顯示時(shí) 間；按 seechange 鍵（外設(shè)開(kāi)關(guān)）進(jìn)入校表狀態(tài)，此時(shí)按 hourmins 鍵可以分別選 擇小時(shí)、分、秒，按 increase 鍵（外設(shè)開(kāi)關(guān)）使要校的時(shí)間個(gè)位增 1，逢 10 向十 位進(jìn)一，最大顯示時(shí)間為 23 時(shí) 59 分 59 秒，此后經(jīng) 1 秒歸為零時(shí)零分零秒，重 新計(jì)時(shí)。 (2) 程序中可用開(kāi)關(guān)

56、產(chǎn)生的邊沿作為狀態(tài)的轉(zhuǎn)換控制信號(hào)，seechange 是“看 表/校表”轉(zhuǎn)換鍵，hourmins 是“時(shí)/分/秒”轉(zhuǎn)換鍵。以 seechange 的上升沿觸發(fā)產(chǎn) 生兩個(gè)狀態(tài)，以 hourmins 的上升沿觸發(fā)產(chǎn)生三個(gè)狀態(tài)來(lái)控制電路。具體實(shí)現(xiàn)時(shí)， seechange 的兩個(gè)狀態(tài)轉(zhuǎn)化成計(jì)時(shí)控制信號(hào) n，n=0為看表, n=1 為校表； hourmins 的三個(gè)狀態(tài) s0 代表小時(shí)，s1 代表分，s2 代表秒，并在 s0、s1、s2 狀態(tài) 下分別控制顯示時(shí)間和校表時(shí)間狀態(tài)的分時(shí)出現(xiàn)。increase 鍵只利用它作為校時(shí)的 計(jì)數(shù)時(shí)鐘。 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 21 頁(yè) 共 30 頁(yè) 4 當(dāng)

57、代集成電路設(shè)計(jì)公司當(dāng)代集成電路設(shè)計(jì)公司 4.1 國(guó)內(nèi)集成電路設(shè)計(jì)公司簡(jiǎn)介 中國(guó)華大集成電路設(shè)計(jì)集團(tuán)有限公司（簡(jiǎn)稱“華大集團(tuán)”）是一家國(guó)有大型集成 電路設(shè)計(jì)企業(yè)，由中國(guó)電子信息產(chǎn)業(yè)集團(tuán)有限公司（CEC）和國(guó)家開(kāi)發(fā)投資公司 （SDIC）于 2003 年 9 月共同出資成立。注冊(cè)資本金 3.67 億元，截至 2011 年 12 月 31 日，凈資產(chǎn)達(dá)到 35 億元。集團(tuán)現(xiàn)有控股企業(yè) 6 家，員工一千五百余人。 華大集 團(tuán)業(yè)務(wù)涵蓋信息安全、智能卡、通訊、消費(fèi)類電子和高新電子的集成電路芯片設(shè)計(jì)、 模塊和系統(tǒng)集成、測(cè)試以及設(shè)計(jì)工具軟件開(kāi)發(fā)與服務(wù)，形成了從設(shè)計(jì)工具開(kāi)發(fā)、集 成電路芯片設(shè)計(jì)、產(chǎn)品測(cè)試、系統(tǒng)集成

58、、技術(shù)支持到產(chǎn)業(yè)化應(yīng)用和產(chǎn)業(yè)項(xiàng)目融資的 發(fā)展格局。 大唐微電子技術(shù)有限公司（簡(jiǎn)稱“大唐微電子”）是大唐電信科技股份有限公 司（簡(jiǎn)稱“大唐電信”）的控股子公司，前身為原郵電部電信科學(xué)技術(shù)研究院集成 電路設(shè)計(jì)中心。作為目前國(guó)內(nèi)規(guī)模最大的集成電路設(shè)計(jì)企業(yè)之一，大唐微電子積累 了豐富的集成電路設(shè)計(jì)經(jīng)驗(yàn)。多年來(lái)，公司在移動(dòng)通信智能卡領(lǐng)域中，憑借獨(dú)具特 色的產(chǎn)品與服務(wù)，引領(lǐng)了中國(guó)國(guó)內(nèi)移動(dòng)通信智能卡市場(chǎng)穩(wěn)健、快速的發(fā)展。 北京北大眾志微系統(tǒng)科技有限責(zé)任公司成立于 2002 年 11 月，位于北京市海淀 區(qū)中關(guān)村，是中華人民共和國(guó)信息產(chǎn)業(yè)部認(rèn)定的“集成電路設(shè)計(jì)企業(yè)”，是國(guó)內(nèi)領(lǐng)先 的專業(yè)從事自主 CPU 及系統(tǒng)

59、設(shè)計(jì)的高新技術(shù)企業(yè)。北大眾志始終堅(jiān)持自行設(shè)計(jì)、自 主開(kāi)發(fā)，擁有自主知識(shí)產(chǎn)權(quán)的發(fā)展思路，經(jīng)過(guò)十多年努力，完成了從自主 CPU 指令 系統(tǒng)標(biāo)準(zhǔn)到系統(tǒng)芯片，從計(jì)算機(jī)主板到整機(jī)系統(tǒng)，從 BIOS、優(yōu)化編譯、操作系統(tǒng)到 應(yīng)用解決方案的研發(fā)和產(chǎn)品化工作。 4.2 國(guó)外集成電路設(shè)計(jì)公司簡(jiǎn)介 Altera 公司(NASDAQ: ALTR)是可編程邏輯解決方案的倡導(dǎo)者，幫助系統(tǒng)和半 導(dǎo)體公司快速高效地實(shí)現(xiàn)創(chuàng)新，突出產(chǎn)品優(yōu)勢(shì)，贏得市場(chǎng)競(jìng)爭(zhēng)。Altera 的 FPGA、SoC FPGA、CPLD 和 HardCopy ASIC 結(jié)合軟件工具、知識(shí)產(chǎn)權(quán)、嵌入式 處理器和客戶支持，為全世界 13,000 多名客戶提供非

60、常有價(jià)值的可編程解決方案。 Altera 的主流 FPGA 分為兩大類，一種側(cè)重低成本應(yīng)用，容量中等，性能可以滿足 一般的邏輯設(shè)計(jì)要求，如 Cyclone，CycloneII；還有一種側(cè)重于高性能應(yīng)用，容量大， 性能能滿足各類高端應(yīng)用，如 Startix，StratixII 等，用戶可以根據(jù)自己實(shí)際應(yīng)用要求 數(shù)字電子線路研究性學(xué)習(xí)（論文） 第 22 頁(yè) 共 30 頁(yè) 進(jìn)行選擇。在性能可以滿足的情況下，優(yōu)先選擇低成本器件。 Xilinx 是全球領(lǐng)先的 All Programmable FPGA、SoC 和 3D IC 提供商。 這些行 業(yè)領(lǐng)先的器件與新一代設(shè)計(jì)環(huán)境以及 IP 完美地整合在一起，可