EDA技術(shù)課程設(shè)計(jì)鬧鐘系統(tǒng)設(shè)計(jì)

1、東 北 石 油 大 學(xué)課 程 設(shè) 計(jì)課 程 eda技術(shù)課程設(shè)計(jì) 題 目 鬧鐘系統(tǒng)設(shè)計(jì) 院 系 電子科學(xué)學(xué)院 專業(yè)班級(jí) 電子信息工程 學(xué)生姓名 學(xué)生學(xué)號(hào) 0 指導(dǎo)教師 2011年 3 月11日東北石油大學(xué)課程設(shè)計(jì)任務(wù)書課程 eda技術(shù)課程設(shè)計(jì)題目 鬧鐘系統(tǒng)的設(shè)計(jì)專業(yè) 電子信息工程 姓名 學(xué)號(hào) 070901140504主要內(nèi)容、基本要求、主要參考資料等主要內(nèi)容：設(shè)計(jì)并制作一個(gè)帶鬧鐘功能的24小時(shí)計(jì)時(shí)器。它包括以下幾個(gè)組成部分：1、顯示屏，由4 個(gè)七段數(shù)碼管組成，用于顯示當(dāng)前時(shí)間(時(shí)：分)或設(shè)置的鬧鐘時(shí)間；2、數(shù)字鍵，實(shí)現(xiàn)09的輸入，用于輸入新的時(shí)間或新的鬧鐘時(shí)間；3、time(時(shí)間)鍵，用于確定新

2、的時(shí)間設(shè)置；4、alarm(鬧鐘)鍵，用于確定新的鬧鐘時(shí)間設(shè)置，或顯示已設(shè)置的鬧鐘時(shí)間；5、揚(yáng)聲器，在當(dāng)前時(shí)鐘時(shí)間與鬧鐘時(shí)間相同時(shí)，發(fā)出蜂鳴聲基本要求：1、計(jì)時(shí)功能：這是本計(jì)時(shí)器設(shè)計(jì)的基本功能，每隔一分鐘計(jì)時(shí)一次，并在顯示屏上顯示當(dāng)前時(shí)間。2、鬧鐘功能：如果當(dāng)前時(shí)間與設(shè)置的鬧鐘時(shí)間相同，則揚(yáng)聲器發(fā)出蜂鳴聲。3、設(shè)置新的計(jì)時(shí)器時(shí)間：用戶用數(shù)字鍵輸入新的時(shí)間，然后按time鍵確認(rèn)。在輸入過程中，輸入數(shù)字在顯示屏上從右到左依次顯示。例如，用戶要設(shè)置新的時(shí)間12：34，則按順序輸入“1”，“2”，“3”，“4”，與之對(duì)應(yīng)，顯示屏上依次顯示的信息為：“1”，“12”，“123”，“1234。如果用戶在輸

3、入任意幾個(gè)數(shù)字后較長時(shí)間內(nèi)，例如5 s，沒有按任何鍵，則計(jì)時(shí)器恢復(fù)到正常的計(jì)時(shí)顯示狀態(tài)。主要參考資料：1 潘松著.eda技術(shù)實(shí)用教程(第二版). 北京：科學(xué)出版社,2005.2 康華光主編.電子技術(shù)基礎(chǔ) 模擬部分. 北京：高教出版社,2006.3 閻石主編.數(shù)字電子技術(shù)基礎(chǔ). 北京：高教出版社,2003.完成期限 2011.3.11 指導(dǎo)教師 專業(yè)負(fù)責(zé)人 2011年 3月7日一、總體設(shè)計(jì)思想1.基本原理數(shù)字鬧鐘電路的基本結(jié)構(gòu)由兩個(gè)60進(jìn)制計(jì)數(shù)器和一個(gè)24進(jìn)制計(jì)數(shù)器組成，分別對(duì)秒、分、小時(shí)進(jìn)行計(jì)時(shí)，當(dāng)計(jì)時(shí)到23時(shí)59分59秒時(shí)，再來一個(gè)計(jì)數(shù)脈沖，則計(jì)數(shù)器清零，重新開始計(jì)時(shí)。秒計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘cl

4、k為1hz的標(biāo)準(zhǔn)信號(hào)。當(dāng)數(shù)字鬧鐘處于計(jì)時(shí)狀態(tài)時(shí)，秒計(jì)數(shù)器的進(jìn)位輸出信號(hào)作為分鐘計(jì)數(shù)器的計(jì)數(shù)信號(hào)，分鐘計(jì)數(shù)器的進(jìn)位輸出信號(hào)又作為小時(shí)計(jì)數(shù)器的計(jì)數(shù)信號(hào)時(shí)、分、秒的計(jì)時(shí)結(jié)果通過6個(gè)數(shù)碼管來動(dòng)態(tài)顯示。因此，通過模式選擇信號(hào)key1、key2控制數(shù)字鐘的工作狀態(tài)，即控制數(shù)字鐘，使其分別工作于正常計(jì)時(shí)，調(diào)整分、時(shí)和設(shè)定鬧鐘分、時(shí)5個(gè)狀態(tài)。當(dāng)數(shù)字鬧鐘處于計(jì)時(shí)狀態(tài)時(shí)，3個(gè)計(jì)數(shù)器允許計(jì)數(shù)，且秒、分、時(shí)計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)分別為clk,秒的進(jìn)位, 分的進(jìn)位;當(dāng)數(shù)字鬧鐘處于調(diào)整時(shí)間狀態(tài)時(shí)，被調(diào)的分或時(shí)會(huì)一秒一秒地增加；當(dāng)數(shù)字鐘處于鬧鐘定時(shí)狀態(tài)時(shí)，可以設(shè)定小時(shí)和分；當(dāng)計(jì)時(shí)到所設(shè)定的時(shí)刻時(shí)，驅(qū)動(dòng)揚(yáng)聲器，持續(xù)1分鐘。2.

5、設(shè)計(jì)框圖設(shè)定按鍵時(shí)鐘1hz按鍵updn時(shí)鐘10hz功能切換寄存器鬧鐘設(shè)定寄存器鬧鈴控制電路模式切換數(shù)據(jù)選擇掃描技術(shù)字符譯碼掃描時(shí)鐘320hz數(shù)碼顯示蜂鳴器時(shí)鐘計(jì)數(shù)寄存器 二、設(shè)計(jì)步驟和調(diào)試過程1、總體設(shè)計(jì)電路(1) clk為外部時(shí)鐘信號(hào),reset為復(fù)位信號(hào). (2) 當(dāng)key為高電平(key= 1)時(shí),表示用戶按下數(shù)字鍵(09). (3) 當(dāng)alarm_button為高電平時(shí),表示用戶按下alarm鍵. (4) 當(dāng)time_button為高電平時(shí),表示用戶按下time鍵. (5) 當(dāng)load_new_a為高電平時(shí),控制(鬧鐘時(shí)間寄存器)加載新的鬧鐘時(shí)間值. (6) 當(dāng)load_new_c為高

6、電平時(shí),控制(時(shí)鐘計(jì)數(shù)器)設(shè)置新的時(shí)間值. (7) 當(dāng)show_new_time為高電平時(shí),控制(七段數(shù)碼顯示電路)顯示新的時(shí)間值,即用戶通過數(shù)字鍵輸入的時(shí)間;否則,當(dāng)show_new_time為低電平時(shí),根據(jù)show_a信號(hào)的值控制顯示當(dāng)前時(shí)間或鬧鐘時(shí)間. 根據(jù)設(shè)計(jì)要求及端口設(shè)置,需要五個(gè)狀態(tài)來實(shí)現(xiàn): s0:表示電路初態(tài)即正常時(shí)鐘計(jì)數(shù)狀態(tài),完成前面設(shè)計(jì)功能 (1) 的工作. s1:接收鍵盤輸入狀態(tài).在狀態(tài)s0時(shí)用戶按下數(shù)字鍵后進(jìn)入此狀態(tài).在此狀態(tài)下,顯示屏上顯示的是用戶鍵入的數(shù)字. s2:設(shè)置新的鬧鐘時(shí)間.在狀態(tài)s1時(shí)用戶按下alarm鍵后進(jìn)入此狀態(tài). s3:設(shè)置新的計(jì)時(shí)器時(shí)間.在狀態(tài)s1時(shí)

7、用戶按下time鍵后進(jìn)入此狀態(tài). s4:顯示鬧鐘時(shí)間.在狀態(tài)s0時(shí)用戶直接按下alarm鍵后進(jìn)入此狀態(tài).在此狀態(tài)下,顯示屏上顯示的是所設(shè)置的鬧鐘時(shí)間.注意:在此狀態(tài)下,用戶按下alarm鍵后,顯示屏上保持顯示鬧鐘時(shí)間,經(jīng)過一段時(shí)間以后,再返回狀態(tài)s0。2、 模塊設(shè)計(jì)和相應(yīng)模塊程序1、譯碼器的設(shè)計(jì)設(shè)計(jì)思路：本模塊的功能是將每次按下鬧鐘系統(tǒng)的數(shù)字鍵盤后產(chǎn)生的一個(gè)數(shù)字所對(duì)應(yīng)的10位2進(jìn)制數(shù)據(jù)轉(zhuǎn)換為1位十進(jìn)制整數(shù)信號(hào)，以作為小時(shí)、分鐘計(jì)數(shù)的4個(gè)數(shù)字之一。輸入數(shù)據(jù)與輸出數(shù)據(jù)的譯碼關(guān)系如下表所示。2、移位寄存器的設(shè)計(jì)設(shè)計(jì)思路：本模塊的功能是在clk端口上升沿同步下，將key端口的輸入信號(hào)移入new_tim

8、e端口的輸出信號(hào)最低位，原有信息依次向左移；reset端口的輸入信號(hào)對(duì)new_time端口的輸出信號(hào)進(jìn)行異步清零復(fù)位。3、鬧鐘寄存器和時(shí)間計(jì)數(shù)器的設(shè)計(jì)鬧鐘寄存器模塊的功能是在時(shí)鐘上升沿同步下，根據(jù)load_new_a端口的輸入信號(hào)控制alarm_time端口的輸出；當(dāng)控制信號(hào)有效時(shí)，把new_alarm_time端口的輸入信號(hào)值輸出；reset端口輸入信號(hào)對(duì)alarm_time端口的輸出進(jìn)行異步的清零復(fù)位。時(shí)間計(jì)數(shù)器模塊的功能是當(dāng)reset端口輸入信號(hào)為高電平時(shí)，對(duì)current_time端口輸出信號(hào)清零復(fù)位；當(dāng)load_new_c端口輸入信號(hào)為高電平時(shí)，將new_current_time端口

9、的輸入信號(hào)給current_time端口。reset端口的控制優(yōu)先于load_new_c端口輸出信號(hào)累加1，并根據(jù)小時(shí)、分鐘的規(guī)律處理進(jìn)位。4、鬧鐘系統(tǒng)顯示驅(qū)動(dòng)器的設(shè)計(jì)模塊的功能是：當(dāng)show_new_time端口輸入信號(hào)有效時(shí)，根據(jù)new_time端口輸入信號(hào)產(chǎn)生相應(yīng)的4段數(shù)碼顯示器驅(qū)動(dòng)數(shù)據(jù)，并在display端口輸出該信號(hào)。當(dāng)show_new_time端口輸入信號(hào)無效時(shí)，判斷show_a端口的輸入信號(hào)為高電平時(shí)，根據(jù)alarm_time端口的輸入信號(hào)產(chǎn)生相應(yīng)的4個(gè)7段數(shù)碼顯示驅(qū)動(dòng)數(shù)據(jù)，并在display端口輸出該信號(hào)；當(dāng)alarm_time端口的輸入信號(hào)值與current_time端口的輸

10、入信號(hào)值相同時(shí)，sound_alarm端口的輸出信號(hào)有效，反之無效。5、分頻器的設(shè)計(jì)本模塊的功能是將clk_in端口輸入的時(shí)鐘信號(hào)分頻后送給clk_out端口當(dāng)reset端口輸入信號(hào)有效時(shí)，clk_out端口輸出信號(hào)清零。 （1）頂層文件：library ieee; use ieee.std_logic_1164.all;entity clock is port ( clk12mhz : in std_logic; clk8hz : in std_logic; spkout : out std_logic; clk : in std_logic; key1 : in std_logic; ke

11、y2 : in std_logic_vector(1 downto 0); h1,h2,m1,m2,s1,s2: out std_logic_vector(3 downto 0); end;architecture one of clock is component shizhong port (clk : in std_logic; md1 : in std_logic; md2 : in std_logic_vector(1 downto 0); clken : out std_logic; h1,h2,m1,m2,s1,s2: out std_logic_vector(3 downto

12、0); end component; component notetabs port ( clk : in std_logic; toneindex : out std_logic_vector (3 downto 0) ); end component; component tonetaba port ( index : in std_logic_vector (3 downto 0) ; tone : out std_logic_vector (10 downto 0); en : in std_logic); end component; component speakera port

13、( clk : in std_logic; tone : in std_logic_vector (10 downto 0); spks : out std_logic ); end component; signal tone :std_logic_vector (10 downto 0); signal toneindex :std_logic_vector (3 downto 0); signal clken :std_logic; signal en :std_logic; beginu1 : shizhong port map (clk=clk,md1=key1,md2=key2,c

14、lken=en, h1=h1,h2=h2,m1=m1,m2=m2,s1=s1,s2=s2);u2 : notetabs port map (clk=clk8hz, toneindex=toneindex);u3 : tonetaba port map (index=toneindex,tone=tone,en=en);u4 : speakera port map (clk=clk12mhz,tone=tone, spks=spkout );end;（2）時(shí)鐘控制模塊：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsi

15、gned.all;entity shizhong isport( clk: in std_logic; md1:in std_logic; md2:in std_logic_vector(1 downto 0); clken:out std_logic; h1,h2,m1,m2,s1,s2:out std_logic_vector(3 downto 0);end shizhong;architecture one of shizhong issignal hou1:std_logic_vector(3 downto 0);signal hou2:std_logic_vector(3 downt

16、o 0);signal min1:std_logic_vector(3 downto 0);signal min2:std_logic_vector(3 downto 0);signal seth1:std_logic_vector(3 downto 0);signal seth2:std_logic_vector(3 downto 0);signal setm1:std_logic_vector(3 downto 0);signal setm2:std_logic_vector(3 downto 0);signal sec1:std_logic_vector(3 downto 0);sign

17、al sec2:std_logic_vector(3 downto 0);begin-小時(shí)十位h110:process(clk,hou2,min1,min2,sec1,sec2,md1,md2)beginif clkevent and clk=1 thenif (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) thenhou1=0000;elsif hou1=0010and hou2=0011and md1=0 and md2=01 then-當(dāng)時(shí)間為23點(diǎn)且處于校時(shí)狀態(tài)時(shí)ho

18、u1=0000;elsif (hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001)or (hou2=1001and md1=0 and md2=01) thenhou1=hou1+1;end if;end if;end process h110;-小時(shí)個(gè)位h220:process(clk,min1,min2,sec1,sec2,md1,md2,hou1)beginif clkevent and clk=1 thenif (hou1=0010 and hou2=0011)and(min1=0101 and min2

19、=1001) and (sec1=0101 and sec2=1001) thenhou2=0000;elsif hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) thenhou2=0000;elsif (hou2=1001and md1=0 and md2=01)or (hou1=0010and hou2=0011) thenhou2=0000;-md=1;-elsif (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001)or (md1=0 and

20、md2=01) thenhou2=hou2+1;-speak=clk;-end if;end if;end process h220;-分鐘十位 m110:process(clk,min2,sec1,sec2,md1,md2)beginif clkevent and clk=1 thenif (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then min1=0000;elsif min1=0101and min2=1001and (md1=0 and md2=00)thenmin1=0000;elsif (min2=1001an

21、d (sec1=0101 and sec2=1001) or (min2=1001and md1=0 and md2=00)thenmin1=min1+1;end if;end if;-end if;end process m110;-分鐘個(gè)位 m220:process(clk,sec1,sec2,md1,md2)beginif clkevent and clk=1 thenif min2=1001and (sec1=0101 and sec2=1001)thenmin2=0000;elsif min2=1001and (md1=0 and md2=00)thenmin2=0000;else

22、if (sec1=0101 and sec2=1001) or(md1=0 and md2=00)thenmin2=min2+1;end if;end if;end if;end process m220;-秒十位 s110:process(clk)beginif clkevent and clk=1 thenif (sec1=0101 and sec2=1001)thensec1=0000;else if sec2=1001thensec1=sec1+1;end if;end if;end if;end process s110;-秒個(gè)位 s220:process(clk)beginif c

23、lkevent and clk=1 thenif sec2=1001 thensec2=0000;else sec2=sec2+1;end if;end if;end process s220;-時(shí)間設(shè)置小時(shí)部分 sethour1:process(clk,seth2)beginif clkevent and clk=1 thenif seth1=0010and seth2=0011 thenseth1=0000;elsif seth2=1001 thenseth1=seth1+1;end if;end if;end process sethour1;sethour2:process(clk,m

24、d1,md2,seth1)beginif clkevent and clk=1 thenif (seth1=0010and seth2=0011)or seth2=1001thenseth2=0000;elsif md1=1 and md2=00 thenseth2=seth2+1;end if;end if;end process sethour2;-時(shí)間設(shè)置分鐘部分 setmin1:process(clk,setm2)beginif clkevent and clk=1 thenif setm1=0101and setm2=1001thensetm1=0000;elsif setm2=10

25、01thensetm1=setm1+1;end if;end if;end process setmin1;setmin2:process(clk,md1,md2)beginif clkevent and clk=1thenif setm2=1001thensetm2=0000;elsif md1=1 and md2=01thensetm2=setm2+1;end if;end if;end process setmin2;-鬧鈴speaker:process(clk,hou1,hou2,min1,min2)beginif clkevent and clk=1thenif seth1=hou1

26、 and seth2=hou2 and setm1=min1 and setm2=min2 thenclken=1;else clken=0;end if;end if;end process speaker;disp:process(md1,hou1,hou2,min1,min2,sec1,sec2,seth1,seth2,setm1,setm2)beginif md1=0 then-計(jì)時(shí)時(shí)間顯示和設(shè)置模式h1=hou1;h2=hou2;m1=min1;m2=min2;s1=sec1;s2=sec2;else -鬧鈴時(shí)間現(xiàn)實(shí)和設(shè)置模式h1=seth1;h2=seth2;m1=setm1;m2

27、=setm2;s1=1111;s2=1111;end if;end process disp;end one; （3）樂曲演奏模塊：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity speakera is port ( clk : in std_logic; tone : in std_logic_vector (10 downto 0); spks : out std_logic );end;architecture one of speakera is signal preclk,

28、 fullspks : std_logic;begin divideclk : process(clk) variable count4 : std_logic_vector (3 downto 0) ; begin preclk 11 then preclk = 1; count4 := 0000; elsif clkevent and clk = 1 then count4 := count4 + 1; end if; end process; genspks : process(preclk, tone)- 11位可預(yù)置計(jì)數(shù)器 variable count11 : std_logic_v

29、ector (10 downto 0);begin if preclkevent and preclk = 1 then if count11 = 16#7ff# then count11 := tone ; fullspks = 1; else count11 := count11 + 1; fullspks = 0; end if; end if; end process; delayspks : process(fullspks)-將輸出再2分頻，展寬脈沖，使揚(yáng)聲器有足夠功率發(fā)音 variable count2 : std_logic;begin if fullspksevent and

30、 fullspks = 1 then count2 := not count2; if count2 = 1 then spks = 1; else spks = 0; end if; end if; end process;end;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity notetabs is port (clk : in std_logic; toneindex : out std_logic_vector (3 downto 0) );end;architecture

31、one of notetabs iscomponent music -音符數(shù)據(jù)rom port(address : in std_logic_vector (7 downto 0); inclock : in std_logic ; q : out std_logic_vector (3 downto 0);end component; signal counter : std_logic_vector (7 downto 0);begin cnt8 : process(clk,counter) begin if counter=138 then counter = 00000000; els

32、if (clkevent and clk = 1) then counter counter , q=toneindex, inclock=clk); end;library ieee;use ieee.std_logic_1164.all;entity tonetaba is port ( index : in std_logic_vector (3 downto 0) ; tone : out std_logic_vector (10 downto 0); en : in std_logic);end;architecture one of tonetaba isbeginprocess(

33、index,en) beginif en=0 then tone tone tone tone tone tone tone tone tone tone tone tone tone tone null; end case;end if; end process;end;library ieee;use ieee.std_logic_1164.all;library altera_mf;use altera_mf.altera_mf_components.all;entity music isport( address: in std_logic_vector (7 downto 0);in

34、clock: in std_logic ;q: out std_logic_vector (3 downto 0);end music;architecture syn of music issignal sub_wire0: std_logic_vector (3 downto 0);component altsyncramgeneric (intended_device_family: string;width_a: natural;widthad_a: natural;numwords_a: natural;operation_mode: string;outdata_reg_a: st

35、ring;address_aclr_a: string;outdata_aclr_a: string;width_byteena_a: natural;init_file: string;lpm_hint: string;lpm_type: string);port ( clock0: in std_logic ;address_a: in std_logic_vector (7 downto 0);q_a: out std_logic_vector (3 downto 0);end component;beginq cyclone,width_a = 4,widthad_a = 8,numw

36、ords_a = 256,operation_mode = rom,outdata_reg_a = unregistered,address_aclr_a = none,outdata_aclr_a = none,width_byteena_a = 1,init_file = data1.mif,lpm_hint = enable_runtime_mod=yes, instance_name=rom2,lpm_type = altsyncram)port map ( clock0 = inclock, address_a = address, q_a = sub_wire0);end syn;3、仿真及仿真結(jié)果分析本實(shí)驗(yàn)是以key2、key1為控制整個(gè)鬧鐘的校時(shí)，校分，校鬧鐘時(shí)、分，分別將key21,key20,key1，送到實(shí)驗(yàn)上的三個(gè)鍵，由這三個(gè)鍵來控制整個(gè)校時(shí)，校分，校鬧鐘時(shí)，校鬧鐘分的過程，加上分別連接的鍵叫a,b,c鍵，則當(dāng)a=0，b=1,c=0時(shí)是對(duì)時(shí)鐘進(jìn)行校時(shí)，時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加。仿真波形：仿真圖1當(dāng)a=0，b=0,c=0時(shí)是對(duì)時(shí)鐘進(jìn)行校分，分個(gè)位和分十位會(huì)以六十進(jìn)制循環(huán)增加，并且不對(duì)時(shí)進(jìn)位。仿真波形：仿真圖2當(dāng)a=0，b=1,c=1時(shí)是對(duì)鬧鐘進(jìn)行校分，鬧鐘時(shí)個(gè)位和時(shí)十位會(huì)以