MOS管工作原理詳細(xì)講解

1、詳細(xì)講解 MOSFET 管驅(qū)動電路在使用 MOS 管設(shè)計(jì)開關(guān)電源或者馬達(dá)驅(qū)動電路的時(shí)候，大部分人都會考慮 MOS 的導(dǎo)通電阻，最大電壓等，最大電流等，也有很多人僅僅考慮這些因素。 這樣的電路也許是可以工作的，但并不是優(yōu)秀的，作為正式的產(chǎn)品設(shè)計(jì)也是不允許的。下面是我對 MOSFET 及 MOSFET 驅(qū)動電路基礎(chǔ)的一點(diǎn)總結(jié)， 其中參考了一些資料，非全部原創(chuàng)。包括 MOS 管的介紹，特性，驅(qū)動以及應(yīng)用電路。1，MOS 管種類和結(jié)構(gòu)MOSFET 管是 FET 的一種（另一種是 JFET ），可以被制造成增強(qiáng)型或耗盡型， P 溝道或 N 溝道共 4 種類型，但實(shí)際應(yīng)用的只有增強(qiáng)型的 N 溝道 MOS

2、管和增強(qiáng)型的 P 溝道 MOS 管，所以通常提到 NMOS ，或者 PMOS 指的就是這兩種。至于為什么不使用耗盡型的 MOS 管，不建議刨根問底。對于這兩種增強(qiáng)型 MOS 管，比較常用的是 NMOS 。原因是導(dǎo)通電阻小， 且容易制造。所以開關(guān)電源和馬達(dá)驅(qū)動的應(yīng)用中，一般都用 NMOS 。下面的介紹中，也多以 NMOS 為主。MOS 管的三個(gè)管腳之間有寄生電容存在，這不是我們需要的，而是由于制造工藝限制產(chǎn)生的。 寄生電容的存在使得在設(shè)計(jì)或選擇驅(qū)動電路的時(shí)候要麻煩一些， 但沒有辦法避免，后邊再詳細(xì)介紹。在 MOS 管原理圖上可以看到，漏極和源極之間有一個(gè)寄生二極管。這個(gè)叫體二極管，在驅(qū)動感性負(fù)載

3、（如馬達(dá)），這個(gè)二極管很重要。順便說一句，體二極管只在單個(gè)的 MOS 管中存在，在集成電路芯片內(nèi)部通常是沒有的。2，MOS 管導(dǎo)通特性導(dǎo)通的意思是作為開關(guān)， 相當(dāng)于開關(guān)閉合。NMOS 的特性， Vgs 大于一定的值就會導(dǎo)通，適合用于源極接地時(shí)的情況（低端驅(qū)動），只要柵極電壓達(dá)到4V 或 10V 就可以了。PMOS 的特性， Vgs 小于一定的值就會導(dǎo)通，適合用于源極接 VCC 時(shí)的情況（高端驅(qū)動）。但是，雖然 PMOS 可以很方便地用作高端驅(qū)動，但由于導(dǎo)通電阻大，價(jià)格貴，替換種類少等原因，在高端驅(qū)動中，通常還是使用 NMOS 。3，MOS 開關(guān)管損失不管是 NMOS 還是 PMOS ，導(dǎo)通后都

4、有導(dǎo)通電阻存在， 這樣電流就會在這個(gè)電阻上消耗能量， 這部分消耗的能量叫做導(dǎo)通損耗。選擇導(dǎo)通電阻小的 MOS 管會減小導(dǎo)通損耗?，F(xiàn)在的小功率 MOS 管導(dǎo)通電阻一般在幾十毫歐左右，幾毫歐的也有。MOS 在導(dǎo)通和截止的時(shí)候，一定不是在瞬間完成的。 MOS 兩端的電壓有一個(gè)下降的過程，流過的電流有一個(gè)上升的過程，在這段時(shí)間內(nèi)， MOS 管的損失是電壓和電流的乘積，叫做開關(guān)損失。通常開關(guān)損失比導(dǎo)通損失大得多，而且開關(guān)頻率越快，損失也越大。導(dǎo)通瞬間電壓和電流的乘積很大， 造成的損失也就很大?？s短開關(guān)時(shí)間，可以減小每次導(dǎo)通時(shí)的損失；降低開關(guān)頻率，可以減小單位時(shí)間內(nèi)的開關(guān)次數(shù)。 這兩種辦法都可以減小開關(guān)損

5、失。4，MOS 管驅(qū)動跟雙極性晶體管相比，一般認(rèn)為使MOS 管導(dǎo)通不需要電流，只要 GS 電壓高于一定的值，就可以了。這個(gè)很容易做到，但是，我們還需要速度。在 MOS 管的結(jié)構(gòu)中可以看到， 在 GS ， GD 之間存在寄生電容， 而 MOS 管的驅(qū)動，實(shí)際上就是對電容的充放電。 對電容的充電需要一個(gè)電流， 因?yàn)閷﹄娙莩潆娝查g可以把電容看成短路，所以瞬間電流會比較大。選擇/設(shè)計(jì) MOS 管驅(qū)動時(shí)第一要注意的是可提供瞬間短路電流的大小。第二注意的是，普遍用于高端驅(qū)動的 NMOS ，導(dǎo)通時(shí)需要是柵極電壓大于源極電壓。而高端驅(qū)動的 MOS 管導(dǎo)通時(shí)源極電壓與漏極電壓（ VCC ）相同，所以這時(shí)柵極電壓

6、要比 VCC 大 4V 或 10V 。如果在同一個(gè)系統(tǒng)里，要得到比 VCC 大的電壓，就要專門的升壓電路了。 很多馬達(dá)驅(qū)動器都集成了電荷泵，要注意的是應(yīng)該選擇合適的外接電容，以得到足夠的短路電流去驅(qū)動MOS 管。上邊說的 4V 或 10V 是常用的 MOS 管的導(dǎo)通電壓，設(shè)計(jì)時(shí)當(dāng)然需要有一定的余量。而且電壓越高，導(dǎo)通速度越快，導(dǎo)通電阻也越小。現(xiàn)在也有導(dǎo)通電壓更小的 MOS 管用在不同的領(lǐng)域里， 但在 12V 汽車電子系統(tǒng)里，一般 4V 導(dǎo)通就夠用了。MOS 管的驅(qū)動電路及其損失，可以參考 Microchip 公 司 的 AN799 MatchingMOSFET Drivers to MOSFE

7、Ts 。講述得很詳細(xì)，所以不打算多寫了。5，MOS 管應(yīng)用電路MOS 管最顯著的特性是開關(guān)特性好，所以被廣泛應(yīng)用在需要電子開關(guān)的電路中，常見的如開關(guān)電源和馬達(dá)驅(qū)動， 也有照明調(diào)光。現(xiàn)在的 MOS 驅(qū)動，有幾個(gè)特別的需求，1，低壓應(yīng)用當(dāng)使用 5V 電源，這時(shí)候如果使用傳統(tǒng)的圖騰柱結(jié)構(gòu)， 由于三極管的 be 有 0.7V 左右的壓降，導(dǎo)致實(shí)際最終加在 gate 上的電壓只有 4.3V 。這時(shí)候，我們選用標(biāo)稱 gate 電壓 4.5V 的 MOS 管就存在一定的風(fēng)險(xiǎn)。同樣的問題也發(fā)生在使用3V或者其他低壓電源的場合。2，寬電壓應(yīng)用輸入電壓并不是一個(gè)固定值， 它會隨著時(shí)間或者其他因素而變動。這個(gè)變動導(dǎo)

8、致PWM 電路提供給 MOS 管的驅(qū)動電壓是不穩(wěn)定的。為了讓 MOS 管在高 gate 電壓下安全，很多 MOS 管內(nèi)置了穩(wěn)壓管強(qiáng)行限制 gate 電壓的幅值。在這種情況下，當(dāng)提供的驅(qū)動電壓超過穩(wěn)壓管的電壓， 就會引起較大的靜態(tài)功耗。同時(shí)，如果簡單的用電阻分壓的原理降低 gate 電壓，就會出現(xiàn)輸入電壓比較高的時(shí)候， MOS 管工作良好，而輸入電壓降低的時(shí)候 gate 電壓不足，引起導(dǎo)通不夠徹底，從而增加功耗。3，雙電壓應(yīng)用在一些控制電路中， 邏輯部分使用典型的 5V 或者 3.3V 數(shù)字電壓，而功率部分使用 12V 甚至更高的電壓。 兩個(gè)電壓采用共地方式連接。這就提出一個(gè)要求，需要使用一個(gè)電

9、路，讓低壓側(cè)能夠有效的控制高壓側(cè)的MOS 管，同時(shí)高壓側(cè)的MOS 管也同樣會面對 1 和 2 中提到的問題。在這三種情況下， 圖騰柱結(jié)構(gòu)無法滿足輸出要求，而很多現(xiàn)成的 MOS 驅(qū)動 IC，似乎也沒有包含 gate 電壓限制的結(jié)構(gòu)。于是我設(shè)計(jì)了一個(gè)相對通用的電路來滿足這三種需求。電路圖如下：圖 1 用于 NMOS 的驅(qū)動電路圖 2 用于 PMOS 的驅(qū)動電路這里我只針對 NMOS 驅(qū)動電路做一個(gè)簡單分析：Vl 和 Vh 分別是低端和高端的電源， 兩個(gè)電壓可以是相同的，但是 Vl 不應(yīng)該超過 Vh 。Q1 和 Q2 組成了一個(gè)反置的圖騰柱，用來實(shí)現(xiàn)隔離，同時(shí)確保兩只驅(qū)動管 Q3 和 Q4 不會同時(shí)

10、導(dǎo)通。R2 和 R3 提供了 PWM 電壓基準(zhǔn)，通過改變這個(gè)基準(zhǔn)，可以讓電路工作在 PWM 信號波形比較陡直的位置。Q3 和 Q4 用來提供驅(qū)動電流，由于導(dǎo)通的時(shí)候， Q3 和 Q4 相對 Vh 和 GND 最低都只有一個(gè)Vce 的壓降，這個(gè)壓降通常只有0.3V 左右，大大低于0.7V 的 Vce 。R5 和 R6 是反饋電阻，用于對 gate 壓進(jìn)行采樣，采樣后的電壓通過 Q5 對電Q1和 Q2 的基極產(chǎn)生一個(gè)強(qiáng)烈的負(fù)反饋，從而把 gate 電壓限制在一個(gè)有限的數(shù)值。這個(gè)數(shù)值可以通過 R5 和 R6 來調(diào)節(jié)。最后， R1 提供了對 Q3 和 Q4 的基極電流限制， R4 提供了對 MOS 管

11、的 gate 電流限制，也就是 Q3 和 Q4 的 Ice 的限制。必要的時(shí)候可以在 R4 上面并聯(lián)加速電容。這個(gè)電路提供了如下的特性：1，用低端電壓和PWM 驅(qū)動高端 MOS管。2，用小幅度的 PWM 信號驅(qū)動高 gate 電壓需求的 MOS 管。3，gate 電壓的峰值限制4，輸入和輸出的電流限制5，通過使用合適的電阻，可以達(dá)到很低的功耗。6，PWM 信號反相。 NMOS 并不需要這個(gè)特性，可以通過前置一個(gè)反相器來解決。在設(shè)計(jì)便攜式設(shè)備和無線產(chǎn)品時(shí)， 提高產(chǎn)品性能、 延長電池工作時(shí)間是設(shè)計(jì)人員需要面對的兩個(gè)問題。 DC-DC 轉(zhuǎn)換器具有效率高、輸出電流大、靜態(tài)電流小等優(yōu)點(diǎn)，非常適用于為便攜

12、式設(shè)備供電。目前DC-DC轉(zhuǎn)換器設(shè)計(jì)技術(shù)發(fā)展主要趨勢有：（ 1）高頻化技術(shù)：隨著開關(guān)頻率的提高，開關(guān)變換器的體積也隨之減小， 功率密度也得到大幅提升，動態(tài)響應(yīng)得到改善。小功率DC-DC轉(zhuǎn)換器的開關(guān)頻率將上升到兆赫級。（ 2）低輸出電壓技術(shù)： 隨著半導(dǎo)體制造技術(shù)的不斷發(fā)展， 微處理器和便攜式電子設(shè)備的工作電壓越來越低，這就要求未來的 DC-DC 變換器能夠提供低輸出電壓以適應(yīng)微處理器和便攜式電子設(shè)備的要求。這些技術(shù)的發(fā)展對電源芯片電路的設(shè)計(jì)提出了更高的要求。首先，隨著開關(guān)頻率的不斷提高， 對于開關(guān)元件的性能提出了很高的要求， 同時(shí)必須具有相應(yīng)的開關(guān)元件驅(qū)動電路以保證開關(guān)元件在高達(dá)兆赫級的開關(guān)頻率

13、下正常工作。其次，對于電池供電的便攜式電子設(shè)備來說，電路的工作電壓低（以鋰電池為例，工作電壓 2.5 3.6V ），因此，電源芯片的工作電壓較低。MOS 管具有很低的導(dǎo)通電阻，消耗能量較低，在目前流行的高效 DC DC 芯片中多采用 MOS 管作為功率開關(guān)。但是由于 MOS 管的寄生電容大，一般情況下 NMOS 開關(guān)管的柵極電容高達(dá)幾十皮法。 這對于設(shè)計(jì)高工作頻率 DC DC 轉(zhuǎn)換器開關(guān)管驅(qū)動電路的設(shè)計(jì)提出了更高的要求。在低電壓 ULSI 設(shè)計(jì)中有多種 CMOS 、 BiCMOS 采用自舉升壓結(jié)構(gòu)的邏輯電路和作為大容性負(fù)載的驅(qū)動電路。 這些電路能夠在低于 1V 電壓供電條件下正常工作，并且能夠

14、在負(fù)載電容 1 2pF 的條件下工作頻率能夠達(dá)到幾十兆甚至上百兆赫茲。 本文正是采用了自舉升壓電路， 設(shè)計(jì)了一種具有大負(fù)載電容驅(qū)動能力的，適合于低電壓、高開關(guān)頻率升壓型 DC DC 轉(zhuǎn)換器的驅(qū)動電路。電路基于 Samsung AHP615 BiCMOS 工藝設(shè)計(jì)并經(jīng)過 Hspice 仿真驗(yàn)證，在供電電壓1.5V ，負(fù)載電容為 60pF 時(shí)，工作頻率能夠達(dá)到 5MHz 以上。自舉升壓電路自舉升壓電路的原理圖如圖1 所示。所謂的自舉升壓原理就是，在輸入端 IN 輸入一個(gè)方波信號，利用電容 Cboot 將 A 點(diǎn)電壓抬升至高于 VDD 的電平，這樣就可以在 B 端輸出一個(gè)與輸入信號反相， 且高電平高

15、于 VDD 的方波信號。具體工作原理如下。當(dāng) VIN 為高電平時(shí)， NMOS 管 N1 導(dǎo)通，PMOS 管 P1 截止，C 點(diǎn)電位為低電平。同時(shí) N2 導(dǎo)通， P2 的柵極電位為低電平， 則 P2 導(dǎo)通。這就使得此時(shí) A 點(diǎn)電位約為 VDD ，電容 Cboot 兩端電壓 UC VDD 。由于 N3 導(dǎo)通， P4 截止，所以 B 點(diǎn)的電位為低電平。這段時(shí)間稱為預(yù)充電周期。當(dāng) VIN 變?yōu)榈碗娖綍r(shí)， NMOS 管 N1 截止， PMOS 管 P1 導(dǎo)通， C 點(diǎn)電位為高電平，約為 VDD 。同時(shí) N2 、 N3 截止， P3 導(dǎo)通。這使得 P2 的柵極電位升高， P2 截止。此時(shí) A 點(diǎn)電位等于

16、C 點(diǎn)電位加上電容 Cboot兩端電壓，約為2VDD 。而且 P4 導(dǎo)通，因此 B 點(diǎn)輸出高電平，且高于 VDD 。這段時(shí)間稱為自舉升壓周期。實(shí)際上，B 點(diǎn)電位與負(fù)載電容和電容Cboot的大小有關(guān)，可以根據(jù)設(shè)計(jì)需要調(diào)整。具體關(guān)系將在介紹電路具體設(shè)計(jì)時(shí)詳細(xì)討論。在圖 2 中給出了輸入端 IN 電位與 A、B 兩點(diǎn)電位關(guān)系的示意圖。驅(qū)動電路結(jié)構(gòu)圖 3 中給出了驅(qū)動電路的電路圖。 驅(qū)動電路采用 Totem 輸出結(jié)構(gòu)設(shè)計(jì)，上拉驅(qū)動管為 NMOS 管 N4 、晶體管 Q1 和 PMOS 管 P5 。下拉驅(qū)動管為 NMOS 管 N5 。圖中 CL 為負(fù)載電容， Cpar 為 B 點(diǎn)的寄生電容。虛線框內(nèi)的電

17、路為自舉升壓電路。本驅(qū)動電路的設(shè)計(jì)思想是，利用自舉升壓結(jié)構(gòu)將上拉驅(qū)動管N4 的柵極（ B 點(diǎn)）電位抬升，使得UBVDD+VTH，則NMOS管N4 工作在線性區(qū)， 使得 VDSN4 大大減小，最終可以實(shí)現(xiàn)驅(qū)動輸出高電平達(dá)到 VDD 。而在輸出低電平時(shí)， 下拉驅(qū)動管本身就工作在線性區(qū)，可以保證輸出低電平位 GND 。因此無需增加自舉電路也能達(dá)到設(shè)計(jì)要求?？紤]到此驅(qū)動電路應(yīng)用于升壓型DC DC 轉(zhuǎn)換器的開關(guān)管驅(qū)動，負(fù)載電容CL 很大，一般能達(dá)到幾十皮法，還需要進(jìn)一步增加輸出電流能力，因此增加了晶體管Q1 作為上拉驅(qū)動管。 這樣在輸入端由高電平變?yōu)榈碗娖綍r(shí)， Q1 導(dǎo)通，由 N4 、Q1同時(shí)提供電流，

18、 OUT 端電位迅速上升，當(dāng)OUT 端電位上升到 VDD VBE 時(shí)， Q1 截止， N4 繼續(xù)提供電流對負(fù)載電容充電，直到OUT 端電壓達(dá)到 VDD 。在 OUT 端為高電平期間， A 點(diǎn)電位會由于電容 Cboot 上的電荷泄漏等原因而下降。這會使得 B 點(diǎn)電位下降， N4 的導(dǎo)通性下降。同時(shí)由于同樣的原因， OUT 端電位也會有所下降，使輸出高電平 不能保持在 VDD 。為了防止這種現(xiàn)象的出現(xiàn)， 又增加了 PMOS 管 P5 作為上拉驅(qū)動管，用來補(bǔ)充 OUT 端 CL 的泄漏電荷，維持 OUT 端在整個(gè)導(dǎo)通周期內(nèi)為高電平。驅(qū)動電路的傳輸特性瞬態(tài)響應(yīng)在圖 4 中給出。 其中（a）為上升沿瞬態(tài)

19、響應(yīng)， （b）為下降沿瞬態(tài)響應(yīng)。從圖 4 中可以看出，驅(qū)動電路上升沿明顯分為了三個(gè)部分， 分別對應(yīng)三個(gè)上拉驅(qū)動管起主導(dǎo)作用的時(shí)期。 1 階段為 Q1 、N4 共同作用，輸出電壓迅速抬升，2 階段為 N4 起主導(dǎo)作，使輸出電平達(dá)到 VDD ， 3 階段為 P5 起主導(dǎo)作用，維持輸出高電平為 VDD 。而且還可以縮短上升時(shí)間，下降時(shí)間滿足工作頻率在兆赫茲級以上的要求。需要注意的問題及仿真結(jié)果電容 Cboot 的大小的確定Cboot的最小值可以按照以下方法確定。在預(yù)充電周期內(nèi)，電容 Cboot 上的電荷為 VDDCboot 。在 A 點(diǎn)的寄生電容（計(jì)為 CA ）上的電荷為 VDDCA 。因此在預(yù)充電

20、周期內(nèi)， A 點(diǎn)的總電荷為Q_A1=V_DDC_boot+V_DDC_ A （1）B 點(diǎn)電位為 GND ，因此在 B 點(diǎn)的寄生電容 Cpar 上的電荷為 0。在自舉升壓周期，為了使 OUT 端電壓達(dá)到 VDD，B 點(diǎn)電位最低為 VB VDD+Vthn 。因此在 B 點(diǎn)的寄生電容 Cpar 上的電荷為Q_B=(V_DD+V_thn)Cpar（ 2）忽略 MOS 管 P4 源漏兩端壓降，此時(shí) Cboot 上的電荷為 VthnCboot ，A 點(diǎn)寄生電容 CA 的電荷為（ VDD+Vthn ）CA 。 A 點(diǎn)的總電荷為QA2=V_thnC_BOOT+(V_DD+V_ thn)C_A （ 3）同時(shí)根據(jù)

21、電荷守恒又有Q_B=Q_A-Q_A2（ 4）綜合式（ 1）（ 4）可得C_boot=fracV_DD+V_thnv_D D-v_thnCpar+fracv_thnv_DD-v_t hnC_A=fracV_Bv_DD-v_thnCp ar+fracV_thnv_DD-v_thnC_A（ 5）從式（ 5）中可以看出， Cboot 隨輸入電壓變小而變大， 并且隨 B 點(diǎn)電壓 VB 變大而變大。而 B 點(diǎn)電壓直接影響N4 的導(dǎo)通電阻，也就影響驅(qū)動電路的上升時(shí)間。因此在實(shí)際設(shè)計(jì)時(shí)， Cboot的取值要大于式（5）的計(jì)算結(jié)果， 這樣可以提高B 點(diǎn)電壓， 降低N4 導(dǎo)通電阻，減小驅(qū)動電路的上升時(shí)間。P2 、 P4 的尺寸問題將公式（ 5）重新整理后得：V_B=(V_DD-V_thn)fracC_bootCpar-V_thnfracC_ACpar（ 6）從式（ 6）中可以看出在自舉升壓周期內(nèi)， A、B 兩點(diǎn)的寄生電容使得 B 點(diǎn)電位降低。在實(shí)際設(shè)計(jì)時(shí)為了得到合適的 B 點(diǎn)電位，除了增加 Cboot 大小外，要盡量減小 A、B 兩點(diǎn)的寄生電容。 在設(shè)計(jì)時(shí)，預(yù)充電 PMOS 管 P2 的尺寸盡可能的取小，以減小寄生電容 CA 。而對于 B 點(diǎn)的寄生電容 Cpar 來說，主要是上拉驅(qū)動管 N4 的柵極寄生電容， MO