數(shù)字電路習(xí)題解答

1、 1數(shù)字邏輯基礎(chǔ)習(xí)題解答 141 自我檢測(cè)題1（26.125）10=（11010.001）2 =（1A.2）162（100.9375）10=（1100100.1111）23（101111101101）2=（ 137.32 ）8=（95.40625）104（133.126）8=（5B.2B）165（1011）2（101）2=（110111）26（486）10=（010010000110）8421BCD=（011110111001）余3BCD7（5.14）10=（0101.00010100）8421BCD8（10010011）8421BCD=（93）109基本邏輯運(yùn)算有 與 、或、非3種。10兩輸

2、入與非門輸入為01時(shí)，輸出為 1 。11兩輸入或非門輸入為01時(shí)，輸出為 0 。12邏輯變量和邏輯函數(shù)只有 0 和 1 兩種取值，而且它們只是表示兩種不同的邏輯狀態(tài)。13當(dāng)變量ABC為100時(shí)，AB+BC= 0 ，（A+B）（A+C）=_1_。14描述邏輯函數(shù)各個(gè)變量取值組合和函數(shù)值對(duì)應(yīng)關(guān)系的表格叫 真值表 。15 用與、或、非等運(yùn)算表示函數(shù)中各個(gè)變量之間邏輯關(guān)系的代數(shù)式叫 邏輯表達(dá)式 。16根據(jù) 代入 規(guī)則可從可得到。17寫出函數(shù)Z=ABC +（A+BC）（A+C）的反函數(shù)=。 18邏輯函數(shù)表達(dá)式F=（A+B）（A+B+C）（AB+CD）+E，則其對(duì)偶式F=_（AB+ABC+（A+B）（C+

3、D）E。19已知，其對(duì)偶式F=。20的最簡(jiǎn)與-或式為Y=。21函數(shù)的最小項(xiàng)表達(dá)式為Y= m（1,3,9,11,12,13,14,15）。22約束項(xiàng)是 不會(huì)出現(xiàn) 的變量取值所對(duì)應(yīng)的最小項(xiàng)，其值總是等于0。23邏輯函數(shù)F（A,B,C）=M（1,3,4,6,7），則F（A,B,C）=m（ 0，2，5）。24VHDL的基本描述語(yǔ)句包括 并行語(yǔ)句 和 順序語(yǔ)句 。25VHDL的并行語(yǔ)句在結(jié)構(gòu)體中的執(zhí)行是 并行 的，其執(zhí)行方式與語(yǔ)句書寫的順序無(wú)關(guān)。26在VHDL的各種并行語(yǔ)句之間，可以用 信號(hào) 來(lái)交換信息。27VHDL的PROCESS（進(jìn)程）語(yǔ)句是由 順序語(yǔ)句 組成的，但其本身卻是 并行語(yǔ)句 。28VHD

4、L順序語(yǔ)句只能出現(xiàn)在 進(jìn)程語(yǔ)句 內(nèi)部，是按程序書寫的順序自上而下、一條一條地執(zhí)行。29VHDL的數(shù)據(jù)對(duì)象包括 常數(shù) 、 變量 和 信號(hào) ，它們是用來(lái)存放各種類型數(shù)據(jù)的容器。30下列各組數(shù)中，是6進(jìn)制的是 。A14752 B62936 C53452 D3748131已知二進(jìn)制數(shù)11001010，其對(duì)應(yīng)的十進(jìn)制數(shù)為 。A202 B192 C106 D9232十進(jìn)制數(shù)62對(duì)應(yīng)的十六進(jìn)制數(shù)是 。A（3E）16 B（36）16 C（38）16 D（3D）16 33和二進(jìn)制數(shù)（1100110111.001）2等值的十六進(jìn)制數(shù)是 。 A（337.2）16 B（637.1）16 C（1467.1）16 D（C

5、37.4）1634下列四個(gè)數(shù)中與十進(jìn)制數(shù)（163）10不相等的是 。A（A3）16 B（10100011）2 C（000101100011）8421BCD D（100100011）835下列數(shù)中最大數(shù)是 。A（100101110）2 B（12F）16 C（301）10 D（10010111）8421BCD36和八進(jìn)制數(shù)（166）8等值的十六進(jìn)制數(shù)和十進(jìn)制數(shù)分別為 。A76H，118D B76H，142D CE6H，230D D74H，116D37已知A=（10.44）10 ，下列結(jié)果正確的是 。A A=（1010.1）2 BA=（0A.8）16 C A=（12.4）8 DA=（20.21）53

6、8表示任意兩位無(wú)符號(hào)十進(jìn)制數(shù)需要 位二進(jìn)制數(shù)。A6 B7 C8 D9 39用0、1兩個(gè)符號(hào)對(duì)100個(gè)信息進(jìn)行編碼，則至少需要 。A8位 B7位 C9位 D6位40相鄰兩組編碼只有一位不同的編碼是 。A2421BCD碼 B8421BCD碼 C余3碼 D格雷碼41下列幾種說(shuō)法中與BCD碼的性質(zhì)不符的是 。A一組4位二進(jìn)制數(shù)組成的碼只能表示一位十進(jìn)制數(shù)BBCD碼是一種人為選定的09十個(gè)數(shù)字的代碼CBCD碼是一組4位二進(jìn)制數(shù)，能表示十六以內(nèi)的任何一個(gè)十進(jìn)制數(shù)DBCD碼有多種42余3碼10111011對(duì)應(yīng)的2421碼為 。A10001000 B10111011 C11101110 D1110101143

7、一個(gè)四輸入端與非門，使其輸出為0的輸入變量取值組合有 種。 A15 B8 C7 D144一個(gè)四輸入端或非門，使其輸出為1的輸入變量取值組合有 種。A15 B8 C7 D145A101101= 。AA B C0 D146下列四種類型的邏輯門中，可以用 實(shí)現(xiàn)與、或、非三種基本運(yùn)算。A與門 B 或門 C非門 D與非門47若將一個(gè)異或門（設(shè)輸入端為A、B）當(dāng)作反相器使用，則A、B端應(yīng) 連接。AA或B中有一個(gè)接高電平；BA或B中有一個(gè)接低電平；C A和B并聯(lián)使用； D不能實(shí)現(xiàn)。48下列邏輯代數(shù)式中值為0的是 。AA A BA 1 CA 0 D49與邏輯式相等的式子是 。AABC B1+BC CA D50

8、下列邏輯等式中不成立的有 。A BC D51的最簡(jiǎn)與-或表達(dá)式為 。AFA B CFA+B+C D都不是52若已知，判斷等式成立的最簡(jiǎn)單方法是依據(jù) 。A 代入規(guī)則 B對(duì)偶規(guī)則 C反演規(guī)則 D反演定理53根據(jù)反演規(guī)則，邏輯函數(shù)的反函數(shù)= 。A B C D54邏輯函數(shù)的對(duì)偶式F= 。A BC D55已知某電路的真值表如表T1.55所示，該電路的邏輯表達(dá)式為 。AF=C BF=ABC CF=AB+C D都不是表T1.55 A B CFA B CF0 0 00 0 10 1 00 1 101011 0 01 0 11 1 01 1 1011156函數(shù)F =AB +BC，使F=1的輸入ABC組合為 。A

9、ABC = 000 BABC = 010 CABC = 101 DABC = 11057已知，下列組合中， 可以肯定使F=0。 AA = 0 , BC = 1 BB = 1，C = 1 CC = 1，D = 0 DBC = 1，D = 158在下列各組變量取值中，能使函數(shù)F（A,B,C,D）=m（0,1,2,4,6,13）的值為l是 。A1100 B1001 C0110 D111059以下說(shuō)法中， 是正確的？A一個(gè)邏輯函數(shù)全部最小項(xiàng)之和恒等于1B一個(gè)邏輯函數(shù)全部最大項(xiàng)之和恒等于0C一個(gè)邏輯函數(shù)全部最小項(xiàng)之積恒等于1D一個(gè)邏輯函數(shù)全部最大項(xiàng)之積恒等于160標(biāo)準(zhǔn)或-與式是由 構(gòu)成的邏輯表達(dá)式。 A

10、與項(xiàng)相或 B最小項(xiàng)相或 C最大項(xiàng)相與 D或項(xiàng)相與61邏輯函數(shù)F (A,B,C)= m (0，1，4，6)的最簡(jiǎn)與非-與非式為 。A B C D62若ABCDEFGH為最小項(xiàng)，則它有邏輯相鄰項(xiàng)個(gè)數(shù)為 。 A8 B82 C28 D1663在四變量卡諾圖中有 個(gè)小方格是“1”。A13 B12 C6 D564VHDL是在 年正式推出的。 A1983 B1985 C1987 D198965VHDL的實(shí)體部分用來(lái)指定設(shè)計(jì)單元的 。輸入端口輸出端口引腳以上均可66一個(gè)實(shí)體可以擁有一個(gè)或多個(gè) 。設(shè)計(jì)實(shí)體結(jié)構(gòu)體輸入輸出67在VHDL的端口聲明語(yǔ)句中，用 聲明端口為輸入方向。INOUTINOUT BUFFER68

11、在VHDL的端口聲明語(yǔ)句中，用 聲明端口為具有讀功能的輸出方向。INOUTINOUT BUFFER69在VHDL標(biāo)識(shí)符命名規(guī)則中，以 開(kāi)頭的標(biāo)識(shí)符是正確的。A字母 B數(shù)字C字母或數(shù)字 D下劃線70 在VHDL中，目標(biāo)信號(hào)的賦值符號(hào)是 。A =： B=C ：= D=習(xí) 題1有人說(shuō)“五彩繽紛的數(shù)字世界全是由0、1及與、或、非組成的?！蹦闳绾卫斫膺@句話的含義？答:任何復(fù)雜的數(shù)字電路都可由與、或、非門組成。數(shù)字電路處理的都是0、1構(gòu)成的數(shù)字信號(hào)。2用4位格雷碼表示0、1、2、8、9十個(gè)數(shù)，其中規(guī)定用0000四位代碼表示數(shù)0，試寫出三種格雷碼表示形式。解：G3G2G1G0G3G2G1G0G3G2G1G0

12、0000000000000001001001000011011011000010010010000110010110011110011110111111111110101101110111101100110001101000100000103書中表1.2-4中列出了多種常見(jiàn)的BCD編碼方案。試寫出余3循環(huán)碼的特點(diǎn)，它與余3碼有何關(guān)系？解：余3循環(huán)碼的主要特點(diǎn)是任何兩個(gè)相鄰碼只有一位不同，它和余3碼的關(guān)系是：設(shè)余3碼為B3B2B1B0，余3循環(huán)碼為G3G2G1G0，可以通過(guò)以下規(guī)則將余3碼轉(zhuǎn)換為余3循環(huán)碼。（1）如果B0和B1相同，則G0為0，否則為1；（2）如果B1和B2相同，則G1為0，否則

13、為1；（3）如果B2和B3相同，則G2為0，否則為1；（4）G3和B3相同。4如果存在某組基本運(yùn)算,使任意邏輯函數(shù)F（X1，X2，Xn）均可用它們表示，則稱該組基本運(yùn)算組成完備集。已知與、或、非三種運(yùn)算組成完備集，試證明與、異或運(yùn)算組成完備集。解：將異或門的其中一個(gè)輸入端接高電平即轉(zhuǎn)化為非門，根據(jù)可知，利用與門和非門可以構(gòu)成或門，因此，與、異或運(yùn)算可以實(shí)現(xiàn)與、或、非三種運(yùn)算，從而組成完備集。5布爾量A、B、C存在下列關(guān)系嗎？（1）已知A+B=A+C，問(wèn)B=C嗎？為什么？（2）已知AB=AC，問(wèn)B=C嗎？為什么？（3）已知A+B=A+C且 AB=AC，問(wèn)B=C嗎？為什么？（4）最小項(xiàng)m115與m

14、116可合并。解：（1），因?yàn)橹灰狝=1，不管B、C為何值，A+B=A+C即成立，沒(méi)有必要B=C。（2），不成立，因?yàn)橹灰狝=0，不管B、C為何值，AB=AC即成立，沒(méi)有必要B=C。（3），當(dāng)A=0時(shí)，根據(jù)A+B=A+C可得B=C；當(dāng)A=1時(shí)，根據(jù)AB=AC可得B=C。（4），115=1110011B 116=1110100B邏輯不相鄰。6列出邏輯函數(shù) 的真值表。解：ABCY000000100100011010011011110011107寫出如圖P1.7所示邏輯電路的與-或表達(dá)式，列出真值表。 圖P1.7 圖P1.8解：ABF0000111011108寫出如圖P1.8所示邏輯電路的與-或表達(dá)

15、式，列出真值表。解：表達(dá)式 真值表A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000111009試用與非門實(shí)現(xiàn)邏輯函數(shù)L=AB+BC 。解：邏輯電路圖10根據(jù)圖P1.10所示波形圖，寫出邏輯關(guān)系表達(dá)式Z= f（A，B，C），并將表達(dá)式簡(jiǎn)化成最簡(jiǎn)或非-或非表達(dá)式和最簡(jiǎn)與-或-非表達(dá)式。圖P1.10解：根據(jù)波形圖列出真值表：ABCZ00000011010001111000101011011111利用卡諾圖化簡(jiǎn)得到： 或非-或非表達(dá)式 與或非表達(dá)式11用公式法證明：解：解法一：Y1=Y2 解法二：12證明不等式。解：令當(dāng)D=0時(shí)，列出函數(shù)真值表：ABC

16、Y1Y20000100110010010111110011101111100111111從真值表可知：Y1Y213已知邏輯函數(shù)，求：最簡(jiǎn)與-或式、與非-與非式、最小項(xiàng)表達(dá)式。解：最簡(jiǎn)與-或式：與非-與非式：最小項(xiàng)之和：14已知F（A，B，C）=AB+BC，求其最大項(xiàng)之積表達(dá)式（標(biāo)準(zhǔn)或-與式）。解：方法一：先求最小項(xiàng)之和，再求最大項(xiàng)之積。方法二：直接求。15某組合邏輯電路如圖P1.15所示：（1）寫出函數(shù)Y的邏輯表達(dá)式；（2）將函數(shù)Y化為最簡(jiǎn)與-或式；（3）用與非門畫出其簡(jiǎn)化后的電路。圖P1.15解： 16與非門組成的電路如圖P1.16所示：（1）寫出函數(shù)Y的邏輯表達(dá)式；（2）將函數(shù)Y化為最簡(jiǎn)與

17、-或式；（3）用與非門畫出其簡(jiǎn)化后的電路。圖P1.16解：，17列出如圖P1.17所示邏輯電路的真值表。圖P.17解：真值表ABCL1L2ABCL1L2000101000100101101010100111001011101110018用公式法化簡(jiǎn)邏輯函數(shù)：（1）（2）（3）（4）解 （1）（2） （3）（利用摩根定理） （包含律逆應(yīng)用） （4）19將以下邏輯函數(shù)化簡(jiǎn)為：（1）最簡(jiǎn)或-與式；（2）最簡(jiǎn)或非-或非式。解：（1）求函數(shù)Y的對(duì)偶式Y(jié) （2）化簡(jiǎn)Y 用公式化簡(jiǎn)法化簡(jiǎn)，得 配項(xiàng)ABD，結(jié)合律 （3）求Y 的對(duì)偶式(Y )，即函數(shù)Y 最簡(jiǎn)或-與式再兩次求反 最簡(jiǎn)或非-或非式20若兩個(gè)邏輯變

18、量X、Y同時(shí)滿足X+Y=1和XY = 0，則有。利用該公理證明： 。證：令，且（利用公式）（利用公式）（利用公式）（利用公式）（利用公式） ，原等式成立。21試用卡諾圖法將邏輯函數(shù)化為最簡(jiǎn)與-或式：（1）F（A，B，C）=m（0，1，2，4，5，7）（2）F（A，B，C，D）=m（4，5，6，7，8，9，10，11，12，13）（3）F（A，B，C，D）= m（0，2，4，5，6，7，12）+ d（8，10）（4）F（A、B、C、D）=m（5、7、13、14）+d（3、9、10、11、15）解： （1） （2） （3） （4） 22求下面函數(shù)表達(dá)式的最簡(jiǎn)與-或表達(dá)式和最簡(jiǎn)與-或-非表達(dá)式。F=

19、m（0，6，9，10，12，15）+d（2，7，8，11，13，14）解：最簡(jiǎn)與-或表達(dá)式 23求F（A，B，C，D）=m（0，1，4，7，9，10，13）+d（2，5，8，12，15）的最簡(jiǎn)與-或式及最簡(jiǎn)或-與式。解：（1）最簡(jiǎn)與-或式 （2）最簡(jiǎn)或-與式方法一：根據(jù)最簡(jiǎn)與-或式變換得到：方法二：利用卡諾圖對(duì)0方格畫包圍圈。24用卡諾圖化簡(jiǎn)邏輯函數(shù)，給定約束條件為：。解：25用卡諾圖化簡(jiǎn)邏輯函數(shù)，給定約束條件為：AB+CD = 0。解： 26用卡諾圖化簡(jiǎn)邏輯函數(shù)：解：方法一：直接按照或-與表達(dá)式畫卡諾圖 方法二： 27用卡諾圖化簡(jiǎn)邏輯函數(shù)：解：=m（1,2,3,6,7,9,11,12,13,

20、14,15）m（2,3, 7,9,10,11, 15）28有兩個(gè)函數(shù)F=AB+CD、G=ACD+BC ， 求M=FG 及N=F+G的最簡(jiǎn)與-或表達(dá)式。解：畫出F和G的卡諾圖如下：函數(shù)在進(jìn)行與或運(yùn)算時(shí)，只要將圖中編號(hào)相同的方塊，按下述的運(yùn)算規(guī)則進(jìn)行運(yùn)算，即可求得它們的邏輯與、邏輯或等函數(shù)。其運(yùn)算規(guī)則如表所示。01+010000001101111101 根據(jù)表中運(yùn)算規(guī)則，得到表達(dá)式：29有兩個(gè)函數(shù)， F1（A，B，C，D）= m（0，2，7，8，10，13）+ d（1，4，9），F(xiàn)2（A，B，C，D）=M（1，2，6，8，10，12，15）D（4，9，13），其中m、M表示最小項(xiàng)和最大項(xiàng)，d、D表

21、示無(wú)關(guān)項(xiàng)，試用卡諾圖求：（1）的最簡(jiǎn)與-或表達(dá)式；（2）的最簡(jiǎn)或-與表達(dá)式。解：先將F2轉(zhuǎn)化為最小項(xiàng)之和的形式：畫出F1和F2的卡諾圖：畫出P1和P2的卡諾圖： 自我檢測(cè)題1CMOS門電路采用推拉式輸出的主要優(yōu)點(diǎn)是 提高速度，改善負(fù)載特性 。2CMOS與非門多余輸入端的處理方法是 接高電平，接電源，與其它信號(hào)引腳并在一起。3CMOS或非門多余輸入端的處理方法是接低電平，接地，與其它信號(hào)引腳并接在一起。4CMOS門電路的灌電流負(fù)載發(fā)生在輸出 低 電平情況下。負(fù)載電流越大，則門電路輸出電壓越 高 。5CMOS門電路的靜態(tài)功耗 很低 。隨著輸入信號(hào)頻率的增加，功耗將會(huì) 增加 。6OD門在使用時(shí)輸出端

22、應(yīng)接 上拉電阻 和電源。7三態(tài)門有3種輸出狀態(tài)：0態(tài)、1態(tài)和 高阻態(tài) 。8當(dāng)多個(gè)三態(tài)門的輸出端連在一條總線上時(shí)，應(yīng)注意 任何時(shí)刻只能有一個(gè)門電路處于工作態(tài)。9在CMOS門電路中，輸出端能并聯(lián)使用的電路有 OD門和 三態(tài)門 ；10CMOS傳輸門可以用來(lái)傳輸 數(shù)字 信號(hào)或 模擬 信號(hào)。11提高LSTTL門電路工作速度的兩項(xiàng)主要措施是采用肖特基三極管和采用有源泄放電路。12當(dāng)CMOS反相器的電源電壓VDDVTN+（VTN、VTP分別為NMOS管和PMOS管的開(kāi)啟電壓）時(shí)能正常工作嗎？答：不能正常工作，因?yàn)?，?dāng)反相器輸入電壓為1/2VDD時(shí)，將出現(xiàn)兩只管子同時(shí)截止的現(xiàn)象，這是不允許的。13CMOS反相

23、器能作為放大器用嗎？答：可以。在反相器的兩端跨接了一個(gè)反饋電阻Rf就可構(gòu)成高增益放大器。由于CMOS門電路的輸入電流幾乎等于零，所以Rf上沒(méi)有壓降，靜態(tài)時(shí)反相器必然工作在vI=vO的狀態(tài)， vI=vO=VT=VDD/ 2就是反相器的靜態(tài)工作點(diǎn)。反相器的輸入電壓稍有變化，輸出就發(fā)生很大變化。14如果電源電壓增加5%，或者內(nèi)部和負(fù)載電容增加5%，你認(rèn)為哪種情況會(huì)對(duì)CMOS電路的功耗產(chǎn)生較大影響？解：根據(jù)公式PD=（CL+CPD）VDD2f，電源的變化對(duì)功耗影響更大。15當(dāng)不同系列門電路互連時(shí)，要考慮哪幾個(gè)電壓和電流參數(shù)？這些參數(shù)應(yīng)滿足怎樣的關(guān)系？ 解：應(yīng)考慮以下參數(shù)：VOH（min）、VIH（mi

24、n）、VOL（max）、VIL（max）、IOH（max）、IOL（max）、IIH（max），IIL（max），這些參數(shù)應(yīng)滿足以下條件：VOH（min） VIH（min） VOL（max） VIL（max） nIIH（max） IOL（max） m16已知圖T2.16所示電路中各MOSFET管的=2V，若忽略電阻上的壓降，則電路 中的管子處于導(dǎo)通狀態(tài)。A B C D圖T2.1617三極管作為開(kāi)關(guān)時(shí)工作區(qū)域是 。A飽和區(qū)+放大區(qū) B擊穿區(qū)+截止區(qū) C放大區(qū)+擊穿區(qū) D飽和區(qū)+截止區(qū)18門電路參數(shù)由大到小排列正確的是 。AVOH（min）、VIH（min）、VIL（max）、VOL（max） B

25、VIH（min）、VOH（min）、VOL（max）、VIL（max）CVOH（min）、VIH（min）、VOL（max）、VIL（max） DVIH（min）、VOH（min）、VIL（max）、VOL（max）19對(duì)CMOS門電路，以下 說(shuō)法是錯(cuò)誤的。A輸入端懸空會(huì)造成邏輯出錯(cuò) B輸入端接510k的大電阻到地相當(dāng)于接高電平 C輸入端接510的小電阻到地相當(dāng)于接低電平 D噪聲容限與電源電壓有關(guān)20某集成電路芯片，查手冊(cè)知其最大輸出低電平VOL（max）=0.5V，最大輸入低電平VIL（max）=0.8V，最小輸出高電平VOH（min）=2.7V，最小輸入高電平VIH（min）=2.0V，則

26、其低電平噪聲容限VNL= 。A0.4V B0.6V C0.3V C1.2V21某集成門電路，其低電平輸入電流為1.0mA，高電平輸入電流為10A，最大灌電流為8mA，最大拉電流為400A，則其扇出系數(shù)為N= 。A 8 B10 C 40 D2022設(shè)圖T2.22所示電路均為L(zhǎng)STTL門電路，能實(shí)現(xiàn)功能的電路是 。A B C D圖T2.2223設(shè)圖T2.23所示電路均為CMOS門電路，實(shí)現(xiàn)功能的電路是 。A B C D圖T2.2324如圖T2.24所示LSTTL門電路，當(dāng)=0時(shí)，F(xiàn)的狀態(tài)為 。A B C D 圖T2.24 圖T2.2525OD門組成電路如圖T2.25所示，其輸出函數(shù)F為 。A B

27、C D習(xí)題1寫出如圖P2.1所示CMOS門電路的邏輯表達(dá)式。 圖P2.1 圖P2.2解： （與非門）2寫出如圖P2.2所示CMOS門電路的邏輯表達(dá)式。解：3雙互補(bǔ)對(duì)與反相器引出端如圖P2.3所示，試將其分別連接成：（1）三個(gè)反相器；（2）3輸入端與非門；（3）3輸入端或非門；（4）實(shí)現(xiàn)邏輯函數(shù)；（5）一個(gè)非門控制兩個(gè)傳輸門分時(shí)傳送。圖P2.3解：（1）3個(gè)反相器（2）3輸入與非門（3）3輸入或非門（4）實(shí)現(xiàn)邏輯函數(shù) 連接圖 等效圖當(dāng)C=0時(shí)，Y=1；當(dāng)C=1時(shí)，（5）一個(gè)非門控制兩個(gè)傳輸門分時(shí)傳送4電路如圖P2.4所示，G1為74HC系列CMOS門電路，其數(shù)據(jù)手冊(cè)提供的參數(shù)為VOL（max）=

28、0.33V，VOH（min）=3.84V，IOL（max）=4mA，IOH（max）= -4mA。三極管T導(dǎo)通時(shí)VBE=0.7V，飽和時(shí)VCES=0.3V，發(fā)光二極管正向?qū)〞r(shí)壓降VD=2.0V。（1）當(dāng)輸入A、B取何值時(shí)，發(fā)光二極管D有可能發(fā)光？（2）為使T管飽和，T的值應(yīng)為多少？圖P2.4解：（1）要使發(fā)光二極管D發(fā)光，必須使T管飽和導(dǎo)通，要使T管飽和導(dǎo)通，必須使G1輸出高電平，即A和B至少有一個(gè)為低電平。（2）為使三極管導(dǎo)通時(shí)進(jìn)入飽和狀態(tài)，三極管的選擇必須滿足IBIBS，式中代入給定數(shù)據(jù)后，可求得17。5有一門電路內(nèi)部電路如圖P2.5所示，寫出Y的真值表，畫出相應(yīng)的邏輯符號(hào)。解：真值表A

29、ENY00001高阻10111高阻邏輯符號(hào)6分析如圖P2.6所示電路的邏輯功能，畫出其邏輯符號(hào)。圖P2.5 圖P2.6解：A、B為電路輸入變量，F(xiàn)為輸出變量，只要列出真值表，就可判斷其邏輯功能。A BY0 00 11 01 1高阻1高阻07由三態(tài)門構(gòu)成的總線傳輸電路如圖P2.7所示，圖中n個(gè)三態(tài)門的輸出接到數(shù)據(jù)傳輸總線，D0、D1、Dn-1為數(shù)據(jù)輸入端，、為片選信號(hào)輸入端。試問(wèn)：（1）片選信號(hào)應(yīng)滿足怎樣的時(shí)序關(guān)系，以便數(shù)據(jù)D0、D1、Dn-1通過(guò)總線進(jìn)行正常傳輸？（2）如果片選信號(hào)出現(xiàn)兩個(gè)或兩個(gè)以上有效，可能發(fā)生什么情況？（3）如果所有的信號(hào)均無(wú)效，總線處在什么狀態(tài)？圖P2.7解：（1）片選信

30、號(hào)任何時(shí)刻只能有一個(gè)為低電平；（2）總線沖突。（3）高阻態(tài)。8分析如圖P2.8（a）、（b）所示電路的邏輯功能，寫出電路輸出函數(shù)S的邏輯表達(dá)式。（a） （b）圖P2.8解：（1）ABS000011101110輸出S是A和B的異或函數(shù)，即（2）ABS000011101110輸出S是A和B的異或函數(shù)，即9晶體管電路如圖P2.9所示，試判斷各晶體管處于什么狀態(tài)？ 圖P2.9解：（a）根據(jù)圖中參數(shù)因?yàn)閕BiBS，故T1管處于放大狀態(tài)。（b）因?yàn)閕BiBS，故T2管處于飽和狀態(tài)。10已知電路如圖P2.10所示，寫出F1、F2、F3和F與輸入之間的邏輯表達(dá)式。圖P2.10解：，11分析如圖P2.11所示電

31、路的邏輯功能，指出是什么門。圖P2.11解：A、B加不同電平時(shí)，T4T8的通斷情況如表所示。ABT4T5T6T7T8F00offoffoffonoff101onoffoffoffon010offonoffoffon011onononoffoff1電路為OC輸出的同或門.12圖P2.12（a）所示為L(zhǎng)STTL門電路，其電氣特性曲線如圖P2.12（b）所示。請(qǐng)按給定的已知條件寫出電壓表的讀數(shù)（填表P2.12）。假設(shè)電壓表的內(nèi)阻100k。 （a） （b）圖P2.12表P2.12ABCK電壓表讀數(shù)/ V001100110101斷開(kāi)斷開(kāi)閉合閉合解：ABCK電壓表讀數(shù)（V）001100110101斷開(kāi)斷開(kāi)

32、閉合閉合04.31.10.213圖P3.13中G1、G2、G3 為L(zhǎng)STTL門電路，G4、G5、G6為CMOS門電路。試指出各門的輸出狀態(tài)（高電平、低電平、高阻態(tài)？）。圖P2.13解：Y1高電平，Y2高阻態(tài)，Y3低電平，Y4高電平，Y5低電平，Y6低電平14如圖P2.14所示邏輯電路能否實(shí)現(xiàn)所規(guī)定的邏輯功能？如能的在括號(hào)內(nèi)寫“Y”，錯(cuò)的寫“N”。圖P2.14 （ ） L2=AB+CD（ ） 解：Y，N15如圖P2.15所示邏輯電路能否實(shí)現(xiàn)所規(guī)定的邏輯功能？如能的在括號(hào)內(nèi)寫“Y”，錯(cuò)的寫“N”。圖P2.15 （ ） （ ）解：Y，N16由門電路組成的電路如圖P2.16所示。試寫出其邏輯表達(dá)式。圖

33、P2.16解：，17由門電路組成的電路如圖P2.17所示。試寫出其邏輯表達(dá)式。圖P2.17解：18一個(gè)發(fā)光二極管導(dǎo)通時(shí)的電壓降約為2.0V，正常發(fā)光時(shí)需要5mA電流，當(dāng)發(fā)光二極管采用如圖2.2-21（a）那樣連接到74LS00與非門上時(shí)，請(qǐng)確定電阻R的一個(gè)合適值。74LS00的相關(guān)參數(shù)可參見(jiàn)表2.2-3。解：注意：在大多數(shù)應(yīng)用中，發(fā)光二極管串聯(lián)電阻的準(zhǔn)確值是不重要的，本例中可采用510現(xiàn)成電阻。19圖P2.19中，LSTTL門電路的輸出低電平VOL0.4V時(shí)，最大灌電流IOL（max）=8mA，輸出高電平時(shí)的漏電流IOZ50A；CMOS門的輸入電流可以忽略不計(jì)。如果要求Z點(diǎn)高、低電平VH4V、

34、VL0.4V，請(qǐng)計(jì)算上拉電阻RC的選擇范圍。圖P2.19解：（1）當(dāng)Z點(diǎn)輸出高電平時(shí)，應(yīng)滿足下式：VH=+5V-RCIOZ4VRC20k （2）當(dāng)Z點(diǎn)輸出低電平時(shí)，應(yīng)滿足下式：VL=+5V-RCIOL（max）0.4VRC0.57k0.57kRC20k20在圖P2.20中有兩個(gè)線與的OC門G1、G2。它們的輸出驅(qū)動(dòng)3個(gè)LSTTL與非門G3、G4、G5。設(shè)OC門輸出低電平時(shí)允許灌入的最大電流IOL（max）為14mA，輸出高電平時(shí)輸出管截止的漏電流IOZ為0.05mA；LSTTL與非門輸入低電平電流IIL為0.22mA，每個(gè)輸入端的高電平輸入電流IIH為0.02mA。如果要求OC門高電平輸出電壓

35、VOH3V，低電平輸出電壓VOL0.3V，試求外接電阻RC的取值范圍。圖P2.21解：（1）G1、G2均輸出高電平時(shí)電阻RC上流過(guò)的電流IC=2IOZ+（2+2+3）IIH=（20.05+70.02）mA=0.24mARC上的壓降會(huì)使輸出高電平電壓下降，根據(jù)題意應(yīng)滿足VOH=VCC -RCIC3V因此RC應(yīng)滿足（2）G1或G2門輸出低電平時(shí)考慮最不利的情況，只有一個(gè)OC門輸出低電平，流入輸出低電平OC門的電流IOL=IC+3IIL=14mA所以352RC8.33k21根據(jù)表2.4-1，試計(jì)算下列情況下的低電平噪聲容限和高電平噪聲容限。（1）74HCT驅(qū)動(dòng)74LS；（2）74ALS驅(qū)動(dòng)74HCT

36、。解：（1）VNL=VIL（max）（74LS）- VOL（max）（74HCT）= 0.8-0.1=0.7VVNH=VOH（min）（74HCT）- VIH（min）（74LS）=4.4-2=2.4V（2）VNL=VIL（max）（74HCT）- VOL（max）（74ALS）= 0.8-0.5=0.3VVNH=VOH（min）（74 ALS）- VIH（min）（74 HCT）=4.8-2=2.8V22有人使用機(jī)器上一個(gè)光電傳感器，傳感器受觸發(fā)時(shí)，輸出高電平為5V，但把這個(gè)傳感器輸出端接到某一電路輸入端時(shí)，再次測(cè)試其輸出電平，發(fā)現(xiàn)是2V，電平被拉低了。當(dāng)換了另外一個(gè)型號(hào)的光電傳感器，同樣傳

37、感器受觸發(fā)時(shí)，輸出高電平為5V，把這個(gè)傳感器連接到同一電路輸入端時(shí)，測(cè)試電壓依然是5V。請(qǐng)分析可能的原因。答：最大的可能是前一種光傳感器的帶載能力不夠，即光傳感器不能提供電路輸入端所需的電流，所以輸出信號(hào)一接到電路輸入端就會(huì)被拉低.建議：在光傳感器的輸出端和后級(jí)電路之間加一級(jí)驅(qū)動(dòng)(射隨器或三極管)。23如圖P2.24所示，集成電路IC1輸出七段顯示碼ag，高電平有效，由于IC1最大輸出高電平電流很小，無(wú)法驅(qū)動(dòng)共陰LED數(shù)碼管（點(diǎn)亮每個(gè)筆劃需5mA電流以上，數(shù)碼管中的發(fā)光二極管導(dǎo)通壓降為1.4V）。試從下表1提供的三種TTL非門中，選擇合適器件設(shè)計(jì)共陰LED數(shù)碼管的驅(qū)動(dòng)電路，只需畫出a和b的驅(qū)動(dòng)

38、電路，需算出限流電阻的數(shù)值。圖P2.24 表P2.24解：電路圖為（2）當(dāng)輸入變高時(shí)： R720當(dāng)輸入變低時(shí)： R294 294R720自我檢測(cè)題1組合邏輯電路任何時(shí)刻的輸出信號(hào)，與該時(shí)刻的輸入信號(hào) 有關(guān) ，與以前的輸入信號(hào) 無(wú)關(guān) 。2在組合邏輯電路中，當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能出現(xiàn)瞬間干擾窄脈沖的現(xiàn)象稱為 競(jìng)爭(zhēng)冒險(xiǎn) 。38線3線優(yōu)先編碼器74LS148的優(yōu)先編碼順序是、，輸出為。輸入輸出均為低電平有效。當(dāng)輸入為11010101時(shí)，輸出為 010 。43線8線譯碼器74HC138處于譯碼狀態(tài)時(shí)，當(dāng)輸入A2A1A0=001時(shí)，輸出= 11111101 。5實(shí)現(xiàn)將公共數(shù)據(jù)上的數(shù)字信號(hào)按要求分

39、配到不同電路中去的電路叫 數(shù)據(jù)分配器 。6根據(jù)需要選擇一路信號(hào)送到公共數(shù)據(jù)線上的電路叫 數(shù)據(jù)選擇器 。7一位數(shù)值比較器，輸入信號(hào)為兩個(gè)要比較的一位二進(jìn)制數(shù)，用A、B表示，輸出信號(hào)為比較結(jié)果：Y(AB) 、Y(AB)和Y(AB)，則Y(AB)的邏輯表達(dá)式為。8能完成兩個(gè)一位二進(jìn)制數(shù)相加，并考慮到低位進(jìn)位的器件稱為 全加器 。9多位加法器采用超前進(jìn)位的目的是簡(jiǎn)化電路結(jié)構(gòu) 。 （， ）10組合邏輯電路中的冒險(xiǎn)是由于 引起的。A電路未達(dá)到最簡(jiǎn) B電路有多個(gè)輸出C電路中的時(shí)延 D邏輯門類型不同11用取樣法消除兩級(jí)與非門電路中可能出現(xiàn)的冒險(xiǎn)，以下說(shuō)法哪一種是正確并優(yōu)先考慮的？A在輸出級(jí)加正取樣脈沖 B在輸

40、入級(jí)加正取樣脈沖C在輸出級(jí)加負(fù)取樣脈沖 D在輸入級(jí)加負(fù)取樣脈沖12當(dāng)二輸入與非門輸入為 變化時(shí)，輸出可能有競(jìng)爭(zhēng)冒險(xiǎn)。A0110 B0010 C1011 D110113譯碼器74HC138的使能端取值為 時(shí)，處于允許譯碼狀態(tài)。A011 B100 C101 D01014數(shù)據(jù)分配器和 有著相同的基本電路結(jié)構(gòu)形式。A加法器 B編碼器 C數(shù)據(jù)選擇器 D譯碼器15在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有 個(gè)信號(hào)。A2 B4 C8 D1616比較兩位二進(jìn)制數(shù)A=A1A0和B=B1B0，當(dāng)AB時(shí)輸出F=1，則F表達(dá)式是 。 A B C D17集成4位數(shù)值比較器74LS85級(jí)聯(lián)輸入IAB、IA=B、IAB分別接001，當(dāng)輸入二個(gè)相等的4位數(shù)據(jù)時(shí)，輸出FAB、FA=B、FAB分別為 。A010 B001 C100 D01118實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相乘的組合電路，應(yīng)有 個(gè)輸出函數(shù)。A 8 B9 C10 D11 19設(shè)計(jì)一個(gè)四位二進(jìn)制碼的奇偶位發(fā)生器（假定采用偶檢驗(yàn)碼），需要 個(gè)異或門。A2 B3 C4 D520在圖T3.20中，能實(shí)現(xiàn)函數(shù)的電路為 。（a） （b） （c）圖T3.20A電路 （a） B電路（b）