modelsim仿真詳細(xì)過(guò)程

1、由于我們只需要了解仿真的完整過(guò)程，所以不需要自己寫(xiě)源文件和測(cè)試文件（也稱為testbench）。一下就是簡(jiǎn)單的源文件和測(cè)試文件（親自測(cè)試過(guò)）。/源文件module compare(equal,a,b); input a,b; output equal; assign equal=(a=b)?1:0;endmodule/測(cè)試文件timescale 1ns/1nsinclude./compare.vmodule comparetest; reg a,b; wire equal; initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1; #100 a=1

2、;b=0; #100 $stop;endcompare compare1(.equal(equal),.a(a),.b(b);endmodule有了源文件和測(cè)試文件下面就開(kāi)始用modelsim進(jìn)行仿真了。步驟一：新建工程和.v文件（也就是源文件和測(cè)試文件）打開(kāi)modelsim軟件，點(diǎn)擊file，選擇newproject 然后就會(huì)彈出下面窗口：然后在project name那一欄寫(xiě)上工程名（隨便去，一般是字母），在project location選擇工程路徑（路徑最好沒(méi)有中文，聽(tīng)說(shuō)的），然后點(diǎn)ok。進(jìn)入下個(gè)界面：然后點(diǎn)擊小框里面的“create new file”.彈出界面：在file name

3、中寫(xiě)下源文件名，由于這是比較兩數(shù)的大小，我取為：compare。在“add file as type”中選擇verilog，點(diǎn)ok，然后有：雙擊compare.v文件會(huì)彈出編譯窗口：復(fù)制上面源文件代碼，粘貼到上圖右邊窗口里面。然后點(diǎn)擊保存圖標(biāo)，然后再新建測(cè)試文件。點(diǎn)擊下圖的新建文件圖標(biāo)。過(guò)程如同上。你會(huì)看見(jiàn)下圖的兩個(gè).v文件。步驟二：編譯文件在添加文件在已建的工程后，兩個(gè)文件的status都是問(wèn)號(hào)，編譯后就變成勾。具體步驟為：點(diǎn)擊compile all圖標(biāo)就可以了。步驟三：仿真，添加波形選中compare.v文件，點(diǎn)擊仿真圖標(biāo)如下圖：接著會(huì)彈出界面：選中comparetest，點(diǎn)擊ok，有：選中compare1 右擊鼠標(biāo)，選擇add，繼續(xù)選擇to wave.,我用的是10.0a版