基于FPGA的直接數(shù)字頻率合成器設(shè)計(jì)

1、 jiangsu university of technology fpga技術(shù)實(shí)驗(yàn)報(bào)告 基于fpga的直接數(shù)字頻率合成器設(shè)計(jì)學(xué) 院： 電氣信息工程學(xué)院 專 業(yè)： 測(cè)控技術(shù)與儀器 班 級(jí)： 11測(cè)控2 姓 名： 學(xué) 號(hào)： 指導(dǎo)教師： 時(shí) 間: 2014年12月 目 錄一、功能要求與整體設(shè)計(jì)-（3）1.1功能要求-（3）1.2整體設(shè)計(jì)-（3） 二、 dds技術(shù)的基本原理-（3）三、 基本dds設(shè)計(jì)-（5）3.1 頻率預(yù)置與調(diào)節(jié)電路-（5）3.2 累加器-（5）3.3 波形存儲(chǔ)器-（6）3.4 d/a轉(zhuǎn)換器-（6）3.5 低通濾波器-（6）四 、基于dds的正弦信號(hào)發(fā)生器設(shè)計(jì)實(shí)現(xiàn)-（6）4.1 3

2、2位加法器adder32設(shè)計(jì)-（6）4.2 32位寄存器reg32b設(shè)計(jì)-（7）4.3 正弦波rom設(shè)計(jì)-（8）五、程序設(shè)計(jì)-（9）5.1正弦波產(chǎn)生程序設(shè)計(jì)-（9）5.2 三角波產(chǎn)生程序設(shè)計(jì)-（11）5.3方波產(chǎn)生程序設(shè)計(jì)-（12）5.4鋸齒波產(chǎn)生程序設(shè)計(jì)-（14）5.5 頂層仿真-（16）六、 dac0832接口電路及程序設(shè)計(jì)-（17）6.1 dac0832接口電路設(shè)計(jì)-（17）6.2 dac0832 接口程序設(shè)計(jì)-（18）七、 軟硬件調(diào)試-（18）7.1 軟件下載-（18）7.2 硬件調(diào)試-（19）八、心得體會(huì)-（22）九、參考文獻(xiàn)-（22）十、附錄-（23） 附錄1 源程序清單-（23）

3、 附錄2 實(shí)物圖-（27）一、功能要求和整體設(shè)計(jì)1.1功能要求設(shè)計(jì)一個(gè)多功能波形發(fā)生器。該波形發(fā)生器能產(chǎn)生正弦波、方波、三角波和由用戶編輯的特定形狀波形。具體要求如下：（1）具有產(chǎn)生正弦波、方波、三角波、鋸齒波4種周期性波形的功能。（2）用鍵盤輸入編輯生成上述4種波形（同周期）的線性組合波形。（3）具有波形存儲(chǔ)功能。（4）輸出波形的頻率范圍為100hz200khz；重復(fù)頻率可調(diào)，頻率步進(jìn)間隔100hz。（5）具有顯示輸出波形的類型、重復(fù)頻率（周期）和幅度的功能。 1.2整體設(shè)計(jì)多功能波形發(fā)生器系統(tǒng)由輸入部分、fpga部分、dac、顯示部分四部分組成。其系統(tǒng)框圖如圖1-1所示。 圖1-1 系統(tǒng)框

4、圖二、dds技術(shù)的基本原理 對(duì)于正弦信號(hào)發(fā)生器，它的輸出可以用下式來描述： (1)其中，sout是指該信號(hào)發(fā)生器的輸出信號(hào)波形，fout只輸出信號(hào)對(duì)應(yīng)的頻率。上式的表述對(duì)于時(shí)間t是連續(xù)的，為了用數(shù)字邏輯實(shí)現(xiàn)該表達(dá)式，必須進(jìn)行離散化處理，用基準(zhǔn)時(shí)鐘clk進(jìn)行抽樣，令正弦信號(hào)的的相位為 （2）在一個(gè)clk周期clk，相位的變化量為 （3）其中fclk指clk的頻率對(duì)于2可以理解為“滿”相位，為了對(duì)進(jìn)行數(shù)字量化，把2切割成2n，用詞每個(gè)clk周期的相位增量用量化值b來描述：b=（·2n）/2，且b為整數(shù)與上式聯(lián)立可得： （4）顯然，信號(hào)發(fā)生器可以描述 （5）其中k-1指前一個(gè)clk周期的相

5、位值，同樣得出 （6）由以上推倒可以得出，只要對(duì)相位的量化值進(jìn)行簡(jiǎn)單的累加運(yùn)算，就可以得到正弦信號(hào)的當(dāng)前相位值，而用于累加的香味增量量化值b決定了信號(hào)的輸出頻率fout并呈現(xiàn)簡(jiǎn)單的線性關(guān)系。 直接數(shù)字合成器dds就是根據(jù)以上原理而設(shè)計(jì)的數(shù)控頻率合成器，圖2-1為其基本dds結(jié)構(gòu)，主要有相位累加器、相位調(diào)制器、正弦rom查找表構(gòu)成圖中的相位累加器、相位調(diào)制器、正弦rom查找表是dds結(jié)構(gòu)中的數(shù)字部分。圖2-1 基本dds結(jié)構(gòu)三、 基本dds設(shè)計(jì)dds基本組成如圖3-1所示。圖3-1為dds基本組成3.1 頻率預(yù)置與調(diào)節(jié)電路 此部分主要實(shí)現(xiàn)頻率控制量的輸入與調(diào)節(jié)，不變量k被稱為相位增量，也叫頻率控

6、制字，通過調(diào)節(jié)頻率控制字可以改變信號(hào)的輸出頻率。3.2 累加器相位累加器由加法器和寄存器組成，其組成框圖如圖3-2所示。 圖3-2 相位累加器組成框圖 在時(shí)鐘的作用下，進(jìn)行相位累加，當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作。3.3 波形存儲(chǔ)器 可以進(jìn)行波形的相位幅值轉(zhuǎn)換。rom的n位地址：把0360度的正弦角度離散成具有2n個(gè)樣值的序列 ；rom的d位數(shù)據(jù)位：2n個(gè)樣值的幅值量化為d位二進(jìn)制數(shù)據(jù)。3.4 d/a轉(zhuǎn)換器 d/a轉(zhuǎn)換器可以把已經(jīng)合成的波形的數(shù)字量轉(zhuǎn)換成模擬量。3.5 低通濾波器濾除生成的階梯形正弦波中的高頻成分，將其變成光滑的波形。四、基于dds的正弦信號(hào)發(fā)生器

7、設(shè)計(jì)實(shí)現(xiàn)根據(jù)設(shè)計(jì)原理框圖分別設(shè)計(jì)出加法器、寄存器、正弦波等rom。 4.1 32位加法器adder32設(shè)計(jì) 在原理圖文件下在空白處雙擊，單擊“megawizard plug-in manager”選擇第一項(xiàng)，如圖4-1所示 。圖4-1 原理圖設(shè)置 選擇器件為cyclone，語(yǔ)言方式為veriloghdl。在算數(shù)項(xiàng)arithmetic中選擇計(jì)數(shù)器lpm_add_sub.存于所建工程文件夾下命名為adder32. 單擊next,進(jìn)入以后對(duì)話框后選擇32位加法器工作模式選擇有一位加法進(jìn)位輸出，選擇有符號(hào)加法方式，選擇2級(jí)流水線工作模式 ,此時(shí)該加法器變?yōu)橛袝r(shí)序電路的模塊，最后至finish按鈕，編輯

8、完成，32位加法器模塊如圖4-2所示。 圖4-2 32位加法器模塊4.2 32位寄存器reg32b設(shè)計(jì) 寄存器dff32由lmp_ff宏模塊擔(dān)任，生成方法同adder32相同，設(shè)置位數(shù)為32位，且為時(shí)序控制模塊，如圖4-3所示。圖4-3 32位寄存器模塊 dff32與adder32構(gòu)成一個(gè)32位累加器其高十位a31.22為波形數(shù)據(jù)rom的地址。 十位加法器和寄存器與32位方法相同。4.3 正弦波rom設(shè)計(jì) a.首先通過mif文件來產(chǎn)生正弦波注意：在生成正弦波的時(shí)候要注意與sin_rom中的數(shù)據(jù)一致。即位depth = 1024;width = 10;這樣才能保證在最后的輸出中能夠有完整的正弦波

9、圖形輸出。存盤并命名為sin_rom.mifb.lpm_rom的訂制：按adder32的產(chǎn)生方法來產(chǎn)生lmp_rom，在宏模塊選擇中選“memory complier”中“rom:1-port”項(xiàng),依次設(shè)定地址線與數(shù)據(jù)線的位寬均為十位，最后產(chǎn)生lmp_rom，如圖4-4所示。圖4-4 正弦波模塊 其他波形rom與正弦波類似。五、程序設(shè)計(jì)5.1 正弦波產(chǎn)生程序設(shè)計(jì) 通過循環(huán)不斷地從ram中依次讀取正弦波一個(gè)周期在時(shí)域上64個(gè)采樣點(diǎn)的波形數(shù)據(jù)送入波形dac，從而產(chǎn)生正弦波。正弦波的頻率取決于讀取數(shù)據(jù)的速度。程序如下：library ieee;use ieee.std_logic_1164.all;

10、library altera_mf;use altera_mf.all;entity sin_rom isport(address: in std_logic_vector (9 downto 0);inclock: in std_logic ; q: out std_logic_vector (9 downto 0);end sin_rom;architecture syn of sin_rom issignal sub_wire0: std_logic_vector (9 downto 0);component altsyncramgeneric (clock_enable_input_a

11、: string;clock_enable_output_a: string;init_file: string;intended_device_family: string;lpm_hint: string;lpm_type: string;numwords_a: natural;operation_mode: string;outdata_aclr_a: string;outdata_reg_a: string;ram_block_type: string;widthad_a: natural;width_a: natural;width_byteena_a: natural);port

12、(clock0: in std_logic ;address_a: in std_logic_vector (9 downto 0);q_a: out std_logic_vector (9 downto 0);end component;beginq <= sub_wire0(9 downto 0);altsyncram_component : altsyncramgeneric map (clock_enable_input_a => "bypass",clock_enable_output_a => "bypass",init_f

13、ile => "myrom.mif",intended_device_family => "cyclone ii",lpm_hint => "enable_runtime_mod=no",lpm_type => "altsyncram",numwords_a => 1024,operation_mode => "rom",outdata_aclr_a => "none",outdata_reg_a => "clock0

14、",ram_block_type => "m4k",widthad_a => 10,width_a => 10,width_byteena_a => 1)port map (clock0 => inclock,address_a => address,q_a => sub_wire0);end syn; 5.2 三角波產(chǎn)生程序設(shè)計(jì) 三角波波形是對(duì)稱的，每邊呈線形變化，所以可以根據(jù)地址數(shù)據(jù)做簡(jiǎn)單運(yùn)算，就可以得到三角波。程序如下：library ieee;use ieee.std_logic_1164.all;use ieee

15、.std_logic_unsigned.all;-程序包entity triangle is-定義三角波實(shí)體port(clk,reset:in std_logic;q:out std_logic_vector(7 downto 0);end triangle;architecture behav of triangle is -定義三角波結(jié)構(gòu)體beginprocess(clk,reset) -進(jìn)程開始variable tmp:std_logic_vector(7 downto 0); -定義中間變量tmp、avariable a:std_logic;beginif reset='0&#

16、39;then -復(fù)位信號(hào)設(shè)置tmp:="00000000"elsif rising_edge(clk) then -捕捉時(shí)鐘信號(hào)上升沿if a='0'then -a=0時(shí)依次輸出三角波上升沿if tmp="11111110"thentmp:="11111111"a:='1'else tmp:=tmp+1; end if;else -a=1時(shí)依次輸出三角波下降沿if tmp="00000001"thentmp:="00000000"a:='0'el

17、se tmp:=tmp-1; end if;end if;end if;q<=tmp; -輸出信號(hào)q=tmpend process; end behav;5.3 方波產(chǎn)生程序設(shè)計(jì) 方波產(chǎn)生也是由64個(gè)采樣點(diǎn)組成， 64個(gè)采樣點(diǎn)的數(shù)據(jù)只有“低電平”和“高電平” 2種狀態(tài)。更改“低電平”和“高電平”出現(xiàn)的比例，可以達(dá)到調(diào)節(jié)占空比的目的。程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity square isport(clk,reset: in std_logic;q:out s

18、td_logic_vector(7 downto 0);end square;architecture behav of square issignal a:std_logic;beginprocess(clk,reset)variable tmp:std_logic_vector(7 downto 0);beginif reset='0'thena<='0' elsif rising_edge(clk) thenif tmp="11111111"thentmp:="00000000"else tmp:=tmp+1;

19、end if;if tmp<="10000000"thena<='1'elsea<='0'end if;end if;end process;process(clk,a)begin if rising_edge(clk)thenif a='1' thenq<="11111111"elseq<="00000000"end if;end if;end process;end behav; 5.4 鋸齒波產(chǎn)生程序設(shè)計(jì) 產(chǎn)生單調(diào)性鋸齒波，因此把地址數(shù)據(jù)進(jìn)行左移2位，

20、結(jié)果送波形dac就可。 程序如下：library ieee;use ieee.std_logic_1164.all; library altera_mf;use altera_mf.all; entity juxing isport(address: in std_logic_vector (9 downto 0);clock: in std_logic ;q: out std_logic_vector (9 downto 0);end juxing;architecture syn of juxing issignal sub_wire0: std_logic_vector (9 downt

21、o 0);component altsyncramgeneric (clock_enable_input_a: string;clock_enable_output_a: string;init_file: string;intended_device_family: string;lpm_hint: string;lpm_type: string;numwords_a: natural;operation_mode: string;outdata_aclr_a: string;outdata_reg_a: string;ram_block_type: string;widthad_a: na

22、tural;width_a: natural;width_byteena_a: natural);port (clock0: in std_logic ;address_a: in std_logic_vector (9 downto 0);q_a: out std_logic_vector (9 downto 0);end component; beginq <= sub_wire0(9 downto 0);altsyncram_component : altsyncramgeneric map (clock_enable_input_a => "bypass"

23、;,clock_enable_output_a => "bypass",init_file => "juxing.mif",intended_device_family => "cyclone ii",lpm_hint => "enable_runtime_mod=no",lpm_type => "altsyncram",numwords_a => 1024,operation_mode => "rom",outdata_aclr_a

24、 => "none",outdata_reg_a => "clock0",ram_block_type => "m4k",widthad_a => 10,width_a => 10,width_byteena_a => 1)port map (clock0 => clock,address_a => address,q_a => sub_wire0); end syn;5.5 頂層仿真設(shè)置波形選擇位，以方便控制各種波形的顯示。仿真結(jié)果如圖5-1所示。頻率控制字為2的仿真波形頻率控制

25、字為12的仿真波形頻率控制字為13的仿真波形圖5-1 波形仿真結(jié)果六、dac0832接口電路及程序設(shè)計(jì)6.1 dac0832接口電路設(shè)計(jì) （1）fpga_io1-8向dac0832的數(shù)據(jù)輸入口（di0-di7）輸送數(shù)據(jù)。 （2）fpga_io9提供dac0832數(shù)據(jù)鎖存允許控制信號(hào)ile，高電平有效。 （3）fpga_io10提供dac0832控制信號(hào)（cs：片選信號(hào)；xfer：數(shù)據(jù)傳輸控制信號(hào)；wr1、wr2：dac寄存器寫選通信號(hào)），低電平有效； （4）iout1、iout2、rfb與運(yùn)算放大器lm324完成電流/電壓的轉(zhuǎn)換（dac0832屬電流輸出型）； （5）fpga與dac0832接

26、口電路原理圖如圖6-1所示。圖6-1 fpga與dac0832接口電路原理圖6.2 dac0832 接口程序設(shè)計(jì)根據(jù)圖6-2 dac0832 輸出控制時(shí)序，利用接口電路圖，通過改變輸出數(shù)據(jù)設(shè)計(jì)一個(gè)鋸齒波發(fā)生器。dac0832是8位的d/a轉(zhuǎn)換器，轉(zhuǎn)換周期為1s。鋸齒波形數(shù)據(jù)可以由256個(gè)點(diǎn)構(gòu)成，每個(gè)點(diǎn)的數(shù)據(jù)長(zhǎng)度為8位。又因?yàn)閒pga的系統(tǒng)時(shí)鐘為50mhz，必須對(duì)其進(jìn)行分頻處理,這里進(jìn)行64分頻，得到的鋸齒波的頻率為762.9hz。 圖6-2 dac0832 輸出控制時(shí)序圖七、軟硬件調(diào)試7.1 軟件下載調(diào)試、仿真成功后進(jìn)行硬件調(diào)試階段，在“assignment”菜單下選擇“device”項(xiàng)進(jìn)行器

27、件選擇cyclone中的ep2c5t144c8器件，在“assignment”菜單下選擇”pins”項(xiàng)，進(jìn)行管腳鎖定。引腳鎖定如圖7-1所示。圖7-1引腳鎖定 管腳鎖定后再次進(jìn)行編譯，成功后選擇“tools”菜單下“programmer”項(xiàng)進(jìn)行下載。7.2 硬件調(diào)試將fpga與d/a轉(zhuǎn)換模塊連好，接示波器進(jìn)行觀察調(diào)試。波形輸出頻率應(yīng)滿足 。圖7-2所示為頻率控制字是0ch的四種波形調(diào)試結(jié)果；圖7-3所示為頻率控制字是1ch的四種波形調(diào)試結(jié)果；圖7-4所示為頻率控制字是3ch的四種波形調(diào)試結(jié)果。 圖7-2 控制字為08h的四種波形 根據(jù)公式，求得輸出頻率為195.31hz，四種波形頻率與理論值基

28、本一致，但每個(gè)波形都有一定的誤差。 圖7-3 控制字為0ch的四種波形 根據(jù)公式，求得輸出頻率為292.968hz，四種波形頻率與理論值基本一致，但每個(gè)波形都有一定的誤差。圖7-4 控制字為0dh的四種波形 根據(jù)公式，求得輸出頻率為390.625hz四種波形頻率與理論值基本一致，但每個(gè)波形都有一定的誤差。八、心得體會(huì) 兩周的課程設(shè)計(jì)結(jié)束了，在這次的課程設(shè)計(jì)中不僅檢驗(yàn)了我所學(xué)習(xí)的知識(shí)，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情。在設(shè)計(jì)過程中，與同學(xué)分工設(shè)計(jì)，和同學(xué)們相互探討，相互學(xué)習(xí)，相互監(jiān)督。學(xué)會(huì)了合作，學(xué)會(huì)了運(yùn)籌帷幄，學(xué)會(huì)了寬容，學(xué)會(huì)了理解，也學(xué)會(huì)了做人與處世。 課程

29、設(shè)計(jì)是我們專業(yè)課程知識(shí)綜合應(yīng)用的實(shí)踐訓(xùn)練，著是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不少的過程”千里之行始于足下”，通過這次課程設(shè)計(jì)，我深深體會(huì)到這句千古名言的真正含義我今天認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí)地邁開這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ) 通過這次fpga課程設(shè)計(jì)，本人在多方面都有所提高。通過這次設(shè)計(jì)，綜合運(yùn)用本專業(yè)所學(xué)課程的理論和知識(shí)進(jìn)行設(shè)計(jì)工作的實(shí)際訓(xùn)練從而培養(yǎng)和提高學(xué)生獨(dú)立工作能力，鞏固課程所學(xué)的內(nèi)容，掌握設(shè)計(jì)的方法和步驟，掌握設(shè)計(jì)的基本的技能懂得了怎樣分析，怎樣確定方案，了解基本結(jié)構(gòu)，提高了計(jì)算能力，繪圖能力，熟悉了規(guī)范和標(biāo)準(zhǔn)，同時(shí)各科相關(guān)的課程都有了全面的復(fù)習(xí)

30、，獨(dú)立思考的能力也有了提高。在這次設(shè)計(jì)過程中，體現(xiàn)出自己?jiǎn)为?dú)設(shè)計(jì)的能力以及綜合運(yùn)用知識(shí)的能力，體會(huì)了學(xué)以致用、突出自己勞動(dòng)成果的喜悅心情，從中發(fā)現(xiàn)自己平時(shí)學(xué)習(xí)的不足和薄弱環(huán)節(jié)，從而加以彌補(bǔ)。在此感謝我們的老師.，老師嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣；老師循循善誘的教導(dǎo)和不拘一格的思路給予我無盡的啟迪；這次設(shè)計(jì)的每個(gè)實(shí)驗(yàn)細(xì)節(jié)和每個(gè)數(shù)據(jù)，都離不開老師您的細(xì)心指導(dǎo)。同時(shí)感謝對(duì)我?guī)椭^的同學(xué)們，謝謝你們對(duì)我的幫助和支持，讓我感受到同學(xué)的友誼。 由于本人的設(shè)計(jì)能力有限，在設(shè)計(jì)過程中難免出現(xiàn)錯(cuò)誤，懇請(qǐng)老師們多多指教,我十分樂意接受你們的批評(píng)與指正，本人將萬分感謝。九、參考文獻(xiàn)1朱小斌電子

31、測(cè)量?jī)x器 北京：電子工業(yè)出版社，19962michael lauterbach artpin任意波形發(fā)生器在通訊測(cè)試中的應(yīng)用電子產(chǎn)品世界，19973史海明個(gè)人儀器多功能任意波形發(fā)生器的研制 儀表技術(shù)，19884林青dds在數(shù)字調(diào)制中的應(yīng)用無線電工程，20015張開增，張迎新，王尚忠高分辨率高穩(wěn)度寬帶函數(shù)發(fā)生器的研制 華北工學(xué)院學(xué)報(bào)6華清遠(yuǎn)見嵌入式培訓(xùn)中心fpga應(yīng)用開發(fā)入門與典型實(shí)例北京：人民郵電出版社，2008十、附錄附錄1 源程序清單library ieee; -dds頂層設(shè)計(jì)use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.a

32、ll;entity dds_vhdl is port ( clk : in std_logic; selz: in std_logic_vector(1 downto 0); fword : in std_logic_vector(7 downto 0); -頻率控制字 pword : in std_logic_vector(7 downto 0); -相位控制字 fout : out std_logic_vector(9 downto 0) ); end;architecture one of dds_vhdl is component fre is port( clk1:in std_lo

33、gic; outclk:out std_logic); end component; component juxing isport(address: in std_logic_vector (9 downto 0);clock: in std_logic ;q: out std_logic_vector (9 downto 0);end component; component sanjiao isport(address: in std_logic_vector (9 downto 0);clock: in std_logic ;q: out std_logic_vector (9 dow

34、nto 0); end component; component fangbo isport(address: in std_logic_vector (9 downto 0);clock: in std_logic ;q: out std_logic_vector (9 downto 0); end component; component mux41 is port(sel:in std_logic_vector(1 downto 0);-定義輸入端口seld1,d2,d3,d4: in std_logic_vector(9 downto 0);-定義輸入端口d1,d2,d3,d4q: o

35、ut std_logic_vector(9 downto 0);-定義輸出端口 end component; component mux411 is port(sel:in std_logic_vector(1 downto 0);-定義輸入端口seld1,d2,d3,d4: out std_logic_vector(9 downto 0);-定義輸入端口d1,d2,d3,d4q: in std_logic_vector(9 downto 0);-定義輸出端口 end component; component reg32b port ( load : in std_logic; din : i

36、n std_logic_vector(31 downto 0); dout : out std_logic_vector(31 downto 0) ); end component; component reg10b port ( load : in std_logic; din : in std_logic_vector(9 downto 0); dout : out std_logic_vector(9 downto 0) ); end component; component adder32b port ( a : in std_logic_vector(31 downto 0); b

37、: in std_logic_vector(31 downto 0); s : out std_logic_vector(31 downto 0) ); end component; component adder10b port ( a : in std_logic_vector(9 downto 0); b : in std_logic_vector(9 downto 0); s : out std_logic_vector(9 downto 0) ); end component; component sin_rom port( address: in std_logic_vector(

38、9 downto 0); inclock: in std_logic ; q: out std_logic_vector(9 downto 0); end component; signal clk2 : std_logic; signal f32b : std_logic_vector(31 downto 0); signal d32b : std_logic_vector(31 downto 0); signal din32b : std_logic_vector(31 downto 0); signal p10b : std_logic_vector( 9 downto 0); signal lin10b : std_logic_vector( 9 downto 0); signal sin10b : std_logic_vector( 9 downto 0); signal