基于Libero的數(shù)字邏輯設(shè)計仿真及驗證實驗實驗報告實驗6

1、_計算機(jī)學(xué)院_計算機(jī)科學(xué)與技術(shù) 專業(yè)_4_組、學(xué)號：3113005946姓名_葉家星_協(xié)作者_(dá) 教師評定_實驗題目_基于libero的數(shù)字邏輯設(shè)計仿真及驗證實驗_1、 熟悉eda工具的使用；仿真基本門電路。2、 仿真組合邏輯電路。3、 仿真時序邏輯電路。4、 基本門電路、組合電路和時序電路的程序燒錄及驗證。5、 數(shù)字邏輯綜合設(shè)計仿真及驗證。實驗報告1、基本門電路一、實驗?zāi)康?、了解基于verilog的基本門電路的設(shè)計及其驗證。2、熟悉利用eda工具進(jìn)行設(shè)計及仿真的流程。3、學(xué)習(xí)針對實際門電路芯片74hc00、74hc02、74hc04、74hc08、74hc32、74hc86進(jìn)行verilog

2、hdl設(shè)計的方法。二、實驗環(huán)境libero仿真軟件。三、實驗內(nèi)容1、掌握libero軟件的使用方法。2、進(jìn)行針對74系列基本門電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、參考教材中相應(yīng)章節(jié)的設(shè)計代碼、測試平臺代碼（可自行編程），完成74hc00、74hc02、74hc04、74hc08、74hc32、74hc86相應(yīng)的設(shè)計、綜合及仿真。4、提交針對基本門電路的綜合結(jié)果，以及相應(yīng)的仿真結(jié)果。四、實驗結(jié)果和數(shù)據(jù)處理1、門電路模塊及測試平臺代碼清單注：文件命名要求。工程（project）名要求：學(xué)號末4位+下劃線+basgate，例如陳靜（3212005896）的工程名為“5896_basgate”。設(shè)計

3、代碼文件名1：要求同上，即“5896_basgate.v”。測試平臺文件名：自己定義。（1）/ 模塊一：2輸入與門、或門、與非、或非、異或門各一，輸入信號（1位a，1位b），輸出信號（y1,y2,y3,y4,y5） module basgate(a,b,y1,y2,y3,y4,y5);input a,b;output y1,y2,y3,y4,y5;assign y1=a&b;assign y2=a|b;assign y3=ab;assign y4=(a&b);assign y5=(a|b);endmodule（2）/ 模塊二：6個非門（同74hc04）module hc04(a

4、,y);input5:0a;output5:0y;assign y=a;endmodule（3）測試平臺代碼timescale 1ns/1nsmodule testbench();reg a,b;wire y1,y2,y3,y4,y5;gates test_gates(a,b,y1,y2,y3,y4,y5);initialbegina=0;b=0;#10 b=1;#10 a=1;#10 b=0;#10;endendmodule2、模塊一第一次仿真結(jié)果（截圖）。將波形窗口背景設(shè)為白色，調(diào)整窗口至合適大小，使波形能完整顯示，對窗口截圖。后面實驗中的仿真使用相同方法處理）模塊二第一次仿真結(jié)果（截圖）

5、3、模塊一綜合結(jié)果（截圖）。（將相關(guān)窗口調(diào)至合適大小，使rtl圖能完整顯示，對窗口截圖，后面實驗中的綜合使用相同方法處理）4、模塊一第二次仿真結(jié)果（綜合后）（截圖）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少？是，延遲時間為400ps6、 模塊一第三次仿真結(jié)果（布局布線后）（截圖）?；卮疠敵鲂盘柺欠裼醒舆t，延遲時間約為多少？分析是否有出現(xiàn)競爭冒險。出現(xiàn)信號延遲，延遲時間為400ps會發(fā)生競爭冒險7、 模塊一布局布線的引腳分配（截圖）。7、燒錄（請老師檢查）。2、組合邏輯電路一、實驗?zāi)康?、了解基于verilog的組合邏輯電路的設(shè)計及其驗證。2、熟悉利用eda工具進(jìn)行設(shè)計及仿真的流程。3、學(xué)習(xí)針對

6、實際組合邏輯電路芯片74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511進(jìn)行veriloghdl設(shè)計的方法。二、實驗環(huán)境libero仿真軟件。三、實驗內(nèi)容1、掌握libero軟件的使用方法。2、進(jìn)行針對74系列基本組合邏輯電路的設(shè)計，并完成相應(yīng)的仿真實驗。3、參考教材中相應(yīng)章節(jié)的設(shè)計代碼、測試平臺代碼（可自行編程），完成74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511相應(yīng)的設(shè)計、綜合及仿真。4、74hc85測試平臺的測試數(shù)據(jù)要求：進(jìn)行比較的a、b兩數(shù)，分別依次為本人學(xué)號的奇數(shù)位和偶數(shù)位（例如，當(dāng)學(xué)號為321

7、2005896時，a數(shù)依次取學(xué)號從左到右的奇數(shù)位，即數(shù)字3、1、0、5、9，b數(shù)依次取學(xué)號從左到右的偶數(shù)位，即數(shù)字2、2、0、8、6），驗證a、b的比較結(jié)果。注意：若兩數(shù)相等，需考慮級聯(lián)輸入（級聯(lián)輸入的各種取值情況均需包括）。5、74hc4511設(shè)計成擴(kuò)展型的，即能顯示數(shù)字09、字母af。6、提交針對74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511（任選一個）的綜合、布局布線結(jié)果，以及相應(yīng)的仿真結(jié)果。7、完成課堂布置實驗的vierilog代碼，并實現(xiàn)綜合前仿真。四、實驗結(jié)果和數(shù)據(jù)處理1、所有模塊及測試平臺代碼清單注：文件命名要求。工程（projec

8、t）名要求：學(xué)號末4位+下劃線+芯片名，例如陳靜（3212005896）74hc148芯片的工程名為“5896_74hc148”。設(shè)計代碼文件名：要求同上，即“5896_74hc148.v”。測試平臺文件名：自己定義。/74hc148代碼module encoder8_3_1(datain,eo,dataout); input7:0datain; output eo; output 2:0dataout; reg 2:0dataout; reg eo; integer i; always(datain) begin dataout=0; eo=1; for(i=0;i<8;i=i+1)

9、begin if(dataini) begin dataout=i; eo=0; end end endendmodulemodule encoder8_3_1(datain,eo,dataout); input7:0datain; output eo; output 2:0dataout; reg 2:0dataout; reg eo; integer i; always(datain) begin dataout=0; eo=1; for(i=0;i<8;i=i+1) begin if(dataini) begin dataout=i; eo=0; end end endendmod

10、ule/74hc148測試平臺代碼timescale 1ns/10psmodule testbench_8_3encoder; reg7:0 in; wire2:0 out; wire eo;initial begin in='b00000001; repeat(9) #20 in=in<<1; endencoder8_3_1 testbench_8_3encoder(in,eo,out);endmodule/74hc138代碼module decoder3_8_1(datain,enable,eq); input2:0datain; input enable; outpu

11、t7:0eq; reg7:0eq; wire2:0datain; integer i;always(datain or enable) begin if(enable) eq=0; else for(i=0;i<8;i=i+1) if(datain=i) eqi=1; else eqi=0; endendmodule/74hc138測試平臺代碼timescale 1ns/10psmodule testbench; reg2:0 in; reg enable; wire7:0 eq;decoder3_8_1 decoder_tb(.datain (in),.enable (enable),

12、.eq(eq);initial begin in=0; repeat(20) #20 in=$random; endinitial begin enable=1; #40 enable=0; endendmodule/74hc153代碼module mux4_1_a(d0,d1,d2,d3,sel0,sel1,result); input d0,d1,d2,d3; input sel0,sel1; output result; reg result; always(d0 or d1 or d2 or d3 or sel1 or sel0) begin case(sel1,sel0) 0:res

13、ult=d0; 1:result=d1; 2:result=d2; 3:result=d3; default:result=1'bx; endcase end endmodule/74hc153測試平臺代碼timescale 1ns/1psmodule testbench_mux_1; reg d0,d1,d2,d3,sel0,sel1,result); wire result; mux_1_a dut(d0,d1,d2,d3,sel0,sel1,result)initial begin d0=0;d1=0;d2=0;d3=0;sel1=0;sel0=0; #100 d0=1;d1=0

14、;d2=0;d3=0;sel1=0;sel0=0; #100 sel1=0;sel0=1; #100 sel1=1;sel0=0; #100 sel1=1;sel0=1; #100;endendmodule/74hc85代碼module comparator_4_a(dataa,datab,ageb); input3:0dataa,datab; output ageb; reg ageb; always (dataa or datab) begin if(dataa>=datab) ageb=1; else ageb=0; end endmodule/74hc85測試平臺代碼timesc

15、ale 1ns/10ps module testbench; reg3:0 ina,inb; wire ageb; comparator_4_a comparator_testbench(ina,inb,ageb); initial begin ina=0;#20 ina=3;#20 ina=1;#20 ina=3;#20 ina=5;#20 ina=4;#20 $finish; end initial begin inb=0; #20 inb=1; #20 inb=3; #20 inb=0; #20 inb=9; #20 inb=6; end endmodule /74hc283代碼modu

16、le halfadder_1(dataa,datab,sum,cout); input dataa,datab; output sum,cout; assign cout,sum=dataa+datab; endmodule /74hc283測試平臺代碼timescale 1ns/10ps module testbench; reg a,b; wire sum,cout; halfadder_1 adder_te(a,b,sum,cout); initial begin a=0;b=0; #20 b=1; #20 a=1; #20 b=0; #20; endendmodule/74hc4511

17、代碼module hc4511(a,seg,lt_n,bi_n,le); input lt_n,bi_n,le; input3:0a; output7:0seg; reg 7:0sm_8s; assign seg=sm_8s; always (a or lt_n or bi_n or le) begin if(!lt_n)sm_8s=8'b11111111; /根據(jù)4511真值表寫出 else if(!bi_n)sm_8s=8'b00000000; else if(le)sm_8s=sm_8s; else case(a) 4'd0:sm_8s=8'b001111

18、11; /3f4'd1:sm_8s=8'b00000110; /06 4'd2:sm_8s=8'b01011011; /5b 4'd3:sm_8s=8'b01001111; /4f 4'd4:sm_8s=8'b01100110; /66 4'd5:sm_8s=8'b01101101; /6d 4'd6:sm_8s=8'b01111101; /7d 4'd7:sm_8s=8'b00000111; /07 4'd8:sm_8s=8'b01111111; /7f 4'd9:sm_8s=8'b01101111; /6f 4'd10:sm_8s=8'b01110111; /77 4'd11:sm_8s=8'b01111100; /7c 4'd12:sm_8s=8'b00111001; /39 4'd13:sm_8s=8'b01011110; /5e 4'd14:sm_8s=8'b01111001; /79 4'd15:sm_8s=8