隨堂實(shí)驗(yàn)一(1)

1、可編程邏輯器件實(shí)驗(yàn)報(bào)告姓名： 學(xué)號(hào)：班級(jí)： 指導(dǎo)老師實(shí)驗(yàn)一 ADS集成開發(fā)環(huán)境練習(xí)以及GPIO、12C接口實(shí)驗(yàn)和嵌入式系統(tǒng)交叉編譯開發(fā)平臺(tái)的建立一、實(shí)驗(yàn)?zāi)康?、了解ADS1.2 集成開發(fā)環(huán)境的使用方法；2、了解GPIO、12C接口實(shí)驗(yàn)；3、了解嵌入式系統(tǒng)交叉編譯開發(fā)平臺(tái)的建立。二、實(shí)驗(yàn)設(shè)備硬件：PC機(jī) 一臺(tái)軟件：Windows98/XP/2000 系統(tǒng)，ADS1.2集成開發(fā)環(huán)境(三、實(shí)驗(yàn)內(nèi)容（1）建立一個(gè)新的工程。（2）建立一個(gè)匯編文件，并添加到工程中。（3）設(shè)置文本編輯器支持中文。（4）設(shè)置編譯鏈接控制選項(xiàng)。（5）編譯鏈接工程。（6）調(diào)試工程。)三、實(shí)驗(yàn)步驟ADS集成開發(fā)環(huán)境練習(xí)：（1）在D

2、:新建一個(gè)目錄，目錄名為experiment。（2）選擇【File】-> 【New】建立一個(gè)新的文件test1.s，設(shè)置直接添加到項(xiàng)目中。（3）由于ADS安裝以后默認(rèn)字體是Courier New，對(duì)于中文支持不完善，因此建議修改字體。（4）選擇【Edit】->【DebugRel Settings】，在彈出的對(duì)話框的左邊選擇ARM Linker項(xiàng)，在Output頁(yè)設(shè)置鏈接地址為Simple。（5）選擇【Project】-> 【Make】，編譯鏈接整個(gè)工程，工程進(jìn)行仿真。（6）選擇【Project】-> 【Debug】， IDE環(huán)境將會(huì)啟動(dòng)AXD調(diào)試軟件，執(zhí)行單步、全速運(yùn)行

3、調(diào)試。(7)實(shí)驗(yàn)程序AREAEXAMPLE1,CODE,READONLY;聲明代碼段EXAMPLE1ENTRY;標(biāo)識(shí)程序入口CODE32;聲明32位ARM指令STARTMOV R0,#15;設(shè)置參數(shù)MOVR1,#8;ADDSR0,R0,R1;R0=R0+R1BSTARTENDGPIO、12C接口實(shí)驗(yàn)：GPIO(General Purpose I/O，通用輸入/輸出接口)也稱為并行I/O(parallel I/O)，是最基本的I/O形式，由一組輸入引腳、輸出引腳或輸入/輸出引腳組成，CPU對(duì)它們能夠進(jìn)行存取操作每個(gè)引腳的功能必須在啟動(dòng)主程序之前進(jìn)行定義。如果一個(gè)引腳沒有使用復(fù)用功能，那么它可以配

4、置為I/O口。利用普通I/O模擬12 C：12C總線傳輸有嚴(yán)格的數(shù)據(jù)定義，一個(gè)7位地址傳輸方式的過程如下圖：對(duì)于傳輸過程中的狀態(tài)對(duì)應(yīng)的電平信號(hào)，分為幾種。(1)無數(shù)據(jù)：SCL=1，SDA=1;(2)開始位：當(dāng)SCL=1時(shí)，SDA由1向0跳變；(3)停止位：當(dāng)SCL=1時(shí)，SDA由0向1跳變；(4)數(shù)據(jù)位：當(dāng)SCL由0向1跳變時(shí)，由發(fā)送方控制SDA，此時(shí)SDA為有效數(shù)據(jù)，不可隨意改變SDA，當(dāng)SCL保持為0時(shí)，SDA上的數(shù)據(jù)可隨意改變；(5)地址位：定義同數(shù)據(jù)位，但只由Master發(fā)給Slave；(6)應(yīng)答位：當(dāng)發(fā)送方傳送完8位時(shí)，發(fā)送方釋放SDA，由接收方控制SDA，且SDA=0；(7)否應(yīng)答

5、位：當(dāng)發(fā)送方傳送8位時(shí)，發(fā)送方釋放SDA，由接收方控制SDA，且SDA=1。一般來說，上述總線的控制由12C總線控制器來完成。但由于有些器件具備的12C接口沒有或者很少，這就是需要普通I/O口扮演時(shí)鐘線和數(shù)據(jù)線，由軟件模擬12C協(xié)議來完成通信的需求。嵌入式系統(tǒng)交叉編譯開發(fā)平臺(tái)的建立： 1、安裝Fedora9 2、安裝交叉編譯器 3、燒寫最新Linux系統(tǒng)的Image到開發(fā)板 四、實(shí)驗(yàn)心得 通過這節(jié)課，我們了解了ADS1.2 集成開發(fā)環(huán)境的使用方法，對(duì)GPIO、12C接口實(shí)驗(yàn)有了初步認(rèn)識(shí)，并對(duì)嵌入式系統(tǒng)交叉編譯開發(fā)平臺(tái)的建立進(jìn)行了學(xué)習(xí)。實(shí)驗(yàn)二 基于wince驅(qū)動(dòng)程序的開發(fā)及應(yīng)用程序的開發(fā)流程一、

6、 實(shí)驗(yàn)?zāi)康?、 了解基于wince驅(qū)動(dòng)程序的開發(fā)；2、 了解基于wince應(yīng)用程序的開發(fā)流程。二、 實(shí)驗(yàn)設(shè)備硬件：PC機(jī) 一臺(tái)軟件：VS2005 三、 實(shí)驗(yàn)內(nèi)容及步驟（一）基于wince驅(qū)動(dòng)程序的開發(fā)。1. 下載并安裝好BSP安裝包2. 打開VS2005，在目錄E:/WINCE600/OSDesigns/S3C6410_DEMO/下找到所安裝BSP包下的.sln文件，選中打開。 3. 在/WINCE600/PLATFORM/SRC/DRIVER/目錄下新建一個(gè)驅(qū)動(dòng)工程Subproject2，里邊含空文件。4. 在include files文件夾下添加.h頭文件，在source files文件夾

7、下添加.c源文件。 5. 在目錄E:/WINCE600/PLATFORM/mybsp1/Parameter Files/下編輯修改.bib二進(jìn)制鏡像文件構(gòu)建文件和.reg注冊(cè)表文件。6. 編譯新建的驅(qū)動(dòng)工程，然后編譯整個(gè)mybsp1包，則生成的CE系統(tǒng)鏡像文件就包含所寫驅(qū)動(dòng)。（二）基于wince應(yīng)用程序的開發(fā)流程1、PC機(jī)平臺(tái)VS2005的安裝 在PC機(jī)平臺(tái)上搭建VS2005集成開發(fā)環(huán)境，需要安裝的軟件包括：安裝VS2005及相關(guān)補(bǔ)丁，包括VS 2005，VS2005 SP1補(bǔ)丁。安裝開發(fā)板光盤中的Mini6410開發(fā)板SDK。2、 開發(fā)板平臺(tái)WinCE6.0操作系統(tǒng)的安裝 在PC平臺(tái)上搭建完

8、VS2005開發(fā)環(huán)境之后，在Mini6410開發(fā)板上安裝WinCE6.0操作系統(tǒng)。主要過程包括：在PC平臺(tái)上安裝WinCE6.0及其補(bǔ)丁，在PC平臺(tái)上安裝開發(fā)板BSP源碼包，通過VS2005編譯WinCE6.0系統(tǒng)內(nèi)核，將編譯好的鏡像燒錄到開發(fā)板中。3、搭建WinCE6.0應(yīng)用程序開發(fā)環(huán)境搭建WinCE6.0應(yīng)用程序開發(fā)環(huán)境搭建，主要過程包括： 通過USB下載線將開發(fā)板Mini USB串口與PC機(jī)USB接口連接。給開發(fā)板上電，在PC平臺(tái)對(duì)Windows Mobile設(shè)備中心6.1進(jìn)行連接設(shè)置，將“允許連接到以下任一端口（N）：”選項(xiàng)設(shè)置為DMA。 啟動(dòng)VS2005并進(jìn)行WinCE6.0開發(fā)環(huán)境

9、的設(shè)置（這里選用借助開發(fā)板SDK利用C+進(jìn)行應(yīng)用程序編寫）。在VS2005中新建WinCE應(yīng)用程序工程，工程類型選擇為： VS2005->File->New->Project-> Visual C+ ->Smart Device->Win32 Smart Device Project。工程選項(xiàng)設(shè)置中SDK選擇為TE6410 Board。 應(yīng)用程序編寫完畢，選擇Tools->Conn-ect to Device與開發(fā)板進(jìn)行連接。連接成功之后選擇Build->Deploy Sol-ution進(jìn)行應(yīng)用程序部署，最后通過Ctrl+F5進(jìn)行應(yīng)用程序在開發(fā)板

10、上的運(yùn)行調(diào)試。四、 實(shí)驗(yàn)心得 通過這節(jié)課的學(xué)習(xí)，我們學(xué)會(huì)基于wince驅(qū)動(dòng)程序的開發(fā)和應(yīng)用程序的開發(fā)流程。實(shí)驗(yàn)三 Quartus軟件的使用方法和對(duì)開關(guān)、發(fā)光二極管和多路器的認(rèn)識(shí)，及采用FPGA器件設(shè)計(jì)加法器、減法器和乘法器一、實(shí)驗(yàn)?zāi)康?、了解Quartus軟件的使用方法；2、了解對(duì)開關(guān)、發(fā)光二極管和多路器的認(rèn)識(shí)；3、采用FPGA器件設(shè)計(jì)加法器、減法器和乘法器。二、實(shí)驗(yàn)軟件QuartusII軟件三、實(shí)驗(yàn)內(nèi)容及步驟（一） Quartus軟件的使用方法設(shè)計(jì)輸入1.建立工程（1）打開建立新工程管理窗。（2）將設(shè)計(jì)文件加入工程中。（3）選擇目標(biāo)芯片。（4）單擊“Next”按鈕后進(jìn)入第三方工具選擇對(duì)話框。

11、用戶可以選擇所用到的第三方工具，比如ModleSim、Synplify等。 （5）單擊“Next”按鈕后進(jìn)入最后確認(rèn)的對(duì)話框。建立的工程的名稱、選擇的器件和選擇的第三方工具等信息，如果無誤的話就可以單擊“Finish”按鈕，彈出窗口，在資源管理窗口可以看到新建的工程名稱half_add。當(dāng)工程建立好以后，建立設(shè)計(jì)文件。2.VHDL語(yǔ)言輸入（1）建立文件。（2）輸入程序，輸入VHDL程序。（3）保存文件。（4）編譯工程。設(shè)計(jì)仿真1.仿真文件的生成（1）建立矢量波形文件。（2）添加引腳或節(jié)點(diǎn)。（3）編輯輸入信號(hào)并保存文件。2. 功能仿真 功能仿真是忽略延時(shí)的仿真，是理想的仿真。接下來我們一起來進(jìn)行

12、設(shè)計(jì)的功能仿真。首先單擊“Assignments”菜單下的“Settings”命令單擊左側(cè)標(biāo)題欄中的“Simulator”選項(xiàng)后，在右側(cè)的“Simulation mode”的下拉菜單中選擇“Functional”選項(xiàng)即可（軟件默認(rèn)的是“Timing”選項(xiàng)），單擊“OK”按鈕后完成設(shè)置。3.時(shí)序仿真QuartusII中默認(rèn)的仿真為時(shí)序仿真，直接單擊仿真按鈕 即可。 引腳鎖定引腳鎖定是為了對(duì)所設(shè)計(jì)的工程進(jìn)行硬件測(cè)試，將輸入/輸出信號(hào)鎖定在器件的某些引腳上 雙擊與輸入端“A”對(duì)應(yīng)的“Location”選項(xiàng)后彈出引腳列表，從中選擇合適的引腳，則輸入“A”的引腳鎖定完畢。同理完成其他引腳的鎖定。編程下載

13、編程下載是將本次設(shè)計(jì)所生成的文件通過計(jì)算機(jī)下載到實(shí)驗(yàn)箱里，來驗(yàn)證此次設(shè)計(jì)是否能夠達(dá)到預(yù)期目的。需要進(jìn)行以下幾個(gè)步驟：1. 編譯鎖定引腳后必須再次編譯，才能存儲(chǔ)這些引腳鎖定的信息,單擊編譯按鈕，執(zhí)行編譯。2. 配置下載電纜 在“Tools”菜單下選擇“Programmer”命令，或者直接單擊工具欄上的按鈕，彈出頁(yè)面。3.下載模式JTAG模式是軟件的默認(rèn)下載模式，相應(yīng)的下載文件為“.sof”格式。開關(guān)、發(fā)光二極管和多路器的認(rèn)識(shí)用于輔助調(diào)試，直觀顯示運(yùn)行結(jié)果。由于芯片管腳和電路板面積限制，每種器件數(shù)目都不多，主要是起到示例作用1.十二個(gè)發(fā)光二極管（LED）七段數(shù)碼顯示器電路連接：其中底板的八個(gè)與七段

14、數(shù)碼顯示器復(fù)用，核心板上的四個(gè)單獨(dú)使用LED 管腳映射器件 信號(hào)名稱 FPGA對(duì)應(yīng)管腳號(hào)核心板DD1 LED0 B12DD2 LED1 A12DD2 LED2 B11DD3 LED3 F4底板D1 LED_A A17D2 LED_B E17D3 LED_C B16D4 LED_D D16D5 LED_E A14D6 LED_F C15D7 LED_G E15D8 LED_DP E12 2.四位撥碼開關(guān)和兩個(gè)功能按鍵􀁺 電路連接撥碼開關(guān)： 默認(rèn)狀態(tài)是高電平（1），當(dāng)開關(guān)打開（ON），變成低電平（0）；功能按鍵： 默認(rèn)狀態(tài)是高電平（1），當(dāng)按下按鍵， 變成低電平（0）；（三）采用

15、FPGA器件設(shè)計(jì)加法器、減法器和乘法器1、加法器的設(shè)計(jì) 本次設(shè)計(jì)的加法器屬于多位加法器的范疇，可按其進(jìn)位方式的不同分為兩類：串行進(jìn)位加法器和并行進(jìn)位加法器。串行進(jìn)位加法器是將多個(gè)一位全加器級(jí)聯(lián)，低位全加器的進(jìn)位輸出送給相鄰高位全加器作為進(jìn)位輸入，以此構(gòu)成多位加法器。加法器的原理框圖如圖所示。 加法器要有被加數(shù)、加數(shù)和進(jìn)位位的輸入端口。設(shè)a端口為被加數(shù)，b端口為加數(shù)，ci為輸入進(jìn)位。2、減法器的設(shè)計(jì)首先設(shè)計(jì)一個(gè)四位二進(jìn)制數(shù)的減法器，四位全減器的原理框圖如圖所示。由圖可以看出，此減法器共需要兩個(gè)輸入端口和一個(gè)輸出端口。此減法器可以進(jìn)行位數(shù)擴(kuò)展，每增加一位需要多引用一個(gè)加法器。 3、乘法器的設(shè)計(jì)乘法

16、器是數(shù)字系統(tǒng)中的基本邏輯器件，在很多應(yīng)用中都會(huì)出現(xiàn)如各種濾波器的設(shè)計(jì)、矩陣的運(yùn)算等。這里設(shè)計(jì)的是一個(gè)4×4的乘法器。依據(jù)乘法器的原理，可以繪出其原理框圖如圖所示?？稍O(shè)a端口為被乘數(shù)（一個(gè)4位二進(jìn)制數(shù)），b端口為乘數(shù)（一個(gè)4位二進(jìn)制數(shù)），y為乘法運(yùn)算的結(jié)果的輸出端口。四、實(shí)驗(yàn)心得 通過這節(jié)課的學(xué)習(xí)，我了解了Quartus軟件的使用方法，了解了對(duì)開關(guān)、發(fā)光二極管和多路器的認(rèn)識(shí)，并對(duì)采用FPGA器件設(shè)計(jì)加法器、減法器和乘法器有了一定的認(rèn)識(shí)，了解了各種算法器的原理與區(qū)別。實(shí)驗(yàn)四 采用FPGA器件設(shè)計(jì)鎖存器、觸發(fā)器、寄存器、定時(shí)器和計(jì)數(shù)器一、實(shí)驗(yàn)?zāi)康?采用FPGA器件設(shè)計(jì)鎖存器、觸發(fā)器、寄存器

17、、定時(shí)器和計(jì)數(shù)器；二、實(shí)驗(yàn)軟件QuartusII軟件 FPGA器件三、實(shí)驗(yàn)內(nèi)容及步驟（一）采用FPGA器件設(shè)計(jì)鎖存器鎖存器是電平觸發(fā)的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作取決于輸入時(shí)鐘（或者使能）信號(hào)的電平值，僅當(dāng)鎖存器處于使能狀態(tài)時(shí)，輸出才會(huì)隨著數(shù)據(jù)輸入發(fā)生變化。簡(jiǎn)單地說，它有兩個(gè)輸入，分別是一個(gè)有效信號(hào)EN，一個(gè)輸入數(shù)據(jù)信號(hào)DATA_IN，它有一個(gè)輸出Q，它的功能就是在EN有效的時(shí)候把DATA_IN的值傳給Q，也就是鎖存的過程。 應(yīng)用場(chǎng)合：數(shù)據(jù)有效遲后于時(shí)鐘（或者使能）信號(hào)有效。這意味著時(shí)鐘（或者使能）信號(hào)先到，數(shù)據(jù)信號(hào)后到。在某些運(yùn)算器電路中有時(shí)采用鎖存器作為數(shù)據(jù)暫存器。（二）采用FPGA器件設(shè)計(jì)觸

18、發(fā)器觸發(fā)器是邊沿敏感的存儲(chǔ)單元，數(shù)據(jù)存儲(chǔ)的動(dòng)作有某一信號(hào)的上升或者下降沿進(jìn)行同步的。最基本的就是邊沿觸發(fā)的存儲(chǔ)單元。 應(yīng)用場(chǎng)合：時(shí)鐘有效遲后于數(shù)據(jù)有效。這意味著數(shù)據(jù)信號(hào)先建立，時(shí)鐘信號(hào)后建立。在CP上升沿時(shí)刻打入到寄存器。（三）采用FPGA器件設(shè)計(jì)寄存器在實(shí)際的數(shù)字系統(tǒng)中，通常把能夠用來存儲(chǔ)一組二進(jìn)制代碼的同步時(shí)序邏輯電路稱為寄存器由于觸發(fā)器內(nèi)有記憶功能，因此利用觸發(fā)器可以方便地構(gòu)成寄存器。由于一個(gè)觸發(fā)器能夠存儲(chǔ)一位二進(jìn)制碼，所以把n個(gè)觸發(fā)器的時(shí)鐘端口連接起來就能構(gòu)成一個(gè)存儲(chǔ)n位二進(jìn)制碼的寄存器。 當(dāng)一個(gè)信號(hào)signal的賦值是以一個(gè)信號(hào)的跳變?yōu)闂l件時(shí)，或者說當(dāng)發(fā)生同步賦值時(shí)，該信號(hào)經(jīng)過綜合編

19、譯之后就會(huì)產(chǎn)生寄存器。這樣的賦值過程只能在進(jìn)程,函數(shù)或過程中出現(xiàn)（一般跟在IF signal's EVENT.或WAIT UNTIL.等語(yǔ)句之后）。（四）采用FPGA器件設(shè)計(jì)定時(shí)器該定時(shí)器的程序設(shè)計(jì)中主要包含CRTL計(jì)數(shù)模塊、SEL2選擇模塊和DSIP譯碼器模塊三部分的設(shè)計(jì)。1、模塊CTRL計(jì)數(shù)模塊是該定時(shí)器的核心部分。RES為復(fù)位端，用來清零，采用異步復(fù)位方式；CN用于置位，高電平有效。COUT端將在定時(shí)結(jié)束時(shí)產(chǎn)生高電平。LOW和HIGH為四位BCD碼輸出端口，可用于顯示。當(dāng)CN有效時(shí)，CLK脈沖上升沿到來，計(jì)數(shù)加1；當(dāng)CN為低電平時(shí)，置位結(jié)束，進(jìn)入計(jì)時(shí)階段，每60個(gè)時(shí)鐘周期（相當(dāng)于

20、一分鐘）發(fā)出一個(gè)脈沖，使輸出計(jì)數(shù)減1，直到計(jì)時(shí)結(jié)束，使COUT位為高電平為止。該模塊的源程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ctrl is port(cn,res,clk:in std_logic; cout:out std_logic; low,high:out std_logic_vector(3 downto 0) ;end ctrl;architecture rtl of ctrl issignal displow,disphigh:std_logic_ve

21、ctor(3 downto 0); begin a:process(clk,cn,res) variable cnt:integer range 0 to 59; begin if(res='0')then displow<="0000" disphigh<="0000" cnt:=0; cout<='0' ; elseif(clk'event and clk='1')then if cn='1'then if displow<"1001"

22、then displow<=displow+'1' else displow<="0000" disphigh<=disphigh+'1' end if; else if cnt<59 then cnt:=cnt+1; else cnt:=0; if displow>1 then displow<=displow-'1' elseif displow=1 then displow<="0000" if disphigh=0 then cout<='1&

23、#39; end if; elseif(disphigh>0)then disphigh<=disphigh-'1' displow<="1001" end if; end if; end if; end if; end process;high<=disphigh;low<=displow;end rtl;2、選擇模塊二選一選擇模塊SEL2的主要作用是接收由ctrl輸出的四位BCD碼，并通過選擇信號(hào)sel進(jìn)行選擇輸出。其源程序如下： entity sel2 is port(d1,d2:in std_logic_vector(3

24、 downto 0); sel:in std_logic; q:out std_logic_vector(3 downto 0) end sel; architecture rtl of sel2 is begin q<=d1 when sel='1'else d2; end rtl;3、譯碼器模塊譯碼器模塊DISP的作用是對(duì)輸入四位BCD碼進(jìn)行七段碼譯碼，其輸出Q0Q6分別接數(shù)碼管的ag段，它的操作規(guī)程源程序如下： entity disp is port(d:in std_logic_vector(3 downto 0); q:out std_logic_vector(

25、6 downto 0) end disp; architecture rtl of disp is begin process(d) begin case d is when "0000"=>q<="0111111" when "0001"=>q<="0000110" when "0010"=>q<="1011011" when "0011"=>q<="1001111" when &quo

26、t;0100"=>q<="1100110" when "0101"=>q<="1101101" when "0110"=>q<="1111101" when "0111"=>q<="0000111" when "1000"=>q<="1111111" when ohers=>q<="11011111" end case; end process; end rtl;（五）采用FPGA器件設(shè)計(jì)計(jì)數(shù)器計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單