實(shí)驗(yàn)一用原理圖輸入法設(shè)計(jì)門電路

1、實(shí)驗(yàn)一 用原理圖輸入法設(shè)計(jì)門電路系別：計(jì)算機(jī)系班級(jí)： 姓名：日期：10月9日一、 實(shí)驗(yàn)?zāi)康?通過一個(gè)簡(jiǎn)單的反向器的現(xiàn)實(shí)，初步了解CPLD開發(fā)的全過程。學(xué)會(huì)利用軟件仿真和硬件實(shí)現(xiàn)對(duì)數(shù)字電路的邏輯功能進(jìn)行驗(yàn)證和分析。能夠通過CPLD開發(fā)實(shí)現(xiàn)具有反向器功能的數(shù)字電路。二、實(shí)驗(yàn)軟件主要功能的介紹 Graphic Editor: 原理圖編譯器。 Compiler:編譯窗口。 Text Editor:文本編譯器。 Waveform Editor:波形編譯器。供仿真階段用，或用于編譯波形圖輸入文件。 Message Processor:信息窗口。給出處理過程中的一些系統(tǒng)信息。Hierarchy displa

2、y:顯示當(dāng)前項(xiàng)目層次圖。 Floorplan Editor:引角平面編譯器?？梢杂^察編譯后器件內(nèi)的資源，如邏輯單元、IO單元，LAB行或列以及引角。 Simulator: 仿真窗口。 Timing Analyzer:定時(shí)分析窗口。ymbol Editor :圖形符號(hào)編譯器。 Programmer:器件編譯（下載）窗口。 三、實(shí)驗(yàn)內(nèi)容 1、用圖形編譯器實(shí)現(xiàn)反向器CPLD開發(fā) （1）、啟動(dòng)MAX+plusII軟件。單擊”開始程序max+plusII9.23Baselinemax+plusII9.23Baseline”級(jí)聯(lián)菜單，則啟動(dòng)max+plusII軟件，完全啟動(dòng)后的窗口畫面如下： （2）、創(chuàng)建

3、一個(gè)新工程注意：兩個(gè)反斜線前面的字符串為新工程的各級(jí)子目錄，最后一個(gè)字符串為新工程的名稱。（3）、原理圖編譯器 單擊菜單“FileNew”則打開一個(gè)對(duì)話框，按照對(duì)話框所示文件類型選擇“ .gdf”,單擊“OK”按鈕，則回打開原理圖編譯器。（4）、編譯原理圖雙擊原理圖編譯器上的空白區(qū)域，將打開一個(gè)對(duì)話框。在模型庫(kù)選擇對(duì)話框內(nèi)雙擊“c:maxplus2max2libprim”庫(kù),然后在模型文件選擇框內(nèi)滑動(dòng)滑塊找到”not”文件，單擊選中，再單擊”O(jiān)K”按鈕，則放置了一個(gè)“非”門在原理圖編譯器內(nèi)。用同樣的方法調(diào)入與門，或門，異或門等。按同樣的方法，在” c:maxplus2max2libprim”庫(kù)

4、中選中一個(gè)輸入端（input） 和一個(gè)輸出端（output）放在原理圖編譯器內(nèi)，也可以選擇其他元件。然后進(jìn)行連線。最后雙擊輸入|輸出端的”PIN-NAME”,分別命名為“X|Y”， 則形成了原理圖編譯器圖面。（5）、保存、編譯原理圖。（6）、啟動(dòng)波形圖編譯器。（7）、設(shè)置、編譯波形圖。 設(shè)置仿真波形圖的單位長(zhǎng)度圖和設(shè)置仿真波形的結(jié)束時(shí)間分別如下：（8）保存、仿真原理圖 仿真的原理圖如下：通過原理圖求出邏輯函數(shù)的表達(dá)式Y(jié)=/X。（9）指定、設(shè)置CPLD芯片。 在本次實(shí)驗(yàn)中，分配輸入端X在5號(hào)腳，輸出端在40號(hào)角。管角分配后的原理圖如圖所示： 四、實(shí)驗(yàn)中的注意事項(xiàng) 管角分配是要注意CPLD實(shí)驗(yàn)板上

5、的開關(guān)L發(fā)光二極管等輸入/輸出變量同CPLD芯片管角的對(duì)應(yīng)關(guān)系，注意一一對(duì)應(yīng)。五、實(shí)驗(yàn)小結(jié) 在本次實(shí)驗(yàn)中，在剛開始使用的時(shí)候不能很好的應(yīng)用這個(gè)軟件，總是出現(xiàn)一些小錯(cuò)誤，但就是這些小錯(cuò)誤使得實(shí)驗(yàn)不能正常運(yùn)行，后來慢慢熟悉了環(huán)境才根據(jù)書上的步驟可以很容易的選擇元?dú)饧缓筮M(jìn)行電路模擬，而且可以得出精確的波形圖。 實(shí)驗(yàn)二 用文本輸入法設(shè)計(jì)門電路 系別：計(jì)算機(jī)系 班級(jí)：計(jì)科0405 姓名：李茵茵（12） 日期：10月9日一、 實(shí)驗(yàn)?zāi)康?（1）、通過幾種常見的門電路的實(shí)現(xiàn)，進(jìn)一步熟悉CPLD的開發(fā)全過程。 （2）、認(rèn)識(shí)幾種常見的門電路，并掌握他們的邏輯功能。 （3）、能夠通過CPLD的開發(fā)實(shí)現(xiàn)與有，門電路

6、的數(shù)字電路。二、 實(shí)驗(yàn)內(nèi)容 （1）用文本輸入法設(shè)計(jì)門電路 a. 與門 邏輯表達(dá)式：F1=a&b方法一： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_1 of nand 2 isBegin Y<=a and b;End;方法二： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out s

7、td_logic);End;Architecture rel_2 of nand 2 isSignal ac:std_logic_vector(1downto 0);Begin Co<=a&b; Process(a,b) Case co is When”00”=>y<=0;When”01”=>y<=0;When”10”=>y<=0;When”11”=>y<=1;End case;End process;End;b 或門 邏輯表達(dá)式：F2=a+b方法一： Library ieee;Use ieee.std_logic_1164.all

8、Entity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_1 of nand 2 isBegin Y<=a or b;End;方法二： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_2 of nand 2 isSignal ac:std_logic_vector(1downto 0);Begin Co<=a

9、+b; Process(a,b) Case co is When”00”=>y<=0;When”01”=>y<=1;When”10”=>y<=1;When”11”=>y<=1;End case;End process;End;c 與非門 邏輯表達(dá)式為 F3=/(a&b)方法一： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_1 of nand 2 isBe

10、gin Y<=a nand b;End;方法二： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_2 of nand 2 isSignal ac:std_logic_vector(1downto 0);Begin Co<=a&b; Process(a,b) Case co is When”00”=>y<=1;When”01”=>y<=1;When”10”=>y&l

11、t;=1;When”11”=>y<=0;End case;End process;End;d 或非門 邏輯表達(dá)式為 F4=/(a+b)方法一： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_1 of nand 2 isBegin Y<=a or b;End;方法二： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:

12、in std_logic; Y:out std_logic);End;Architecture rel_2 of nand 2 isSignal ac:std_logic_vector(1downto 0);Begin Co<=a+b; Process(a,b) Case co is When”00”=>y<=1;When”01”=>y<=0;When”10”=>y<=0;When”11”=>y<=0;End case;End process;End;e 異或門 邏輯表達(dá)式為 F5=(/a)b+a(/b) 方法一： Library ieee

13、;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_1 of nand 2 isBegin Y<=a or b;End;方法二： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_2 of nand 2 isSignal ac:std_logic_vect

14、or(1downto 0);Begin Co<=a+b; Process(a,b) Case co isWhen”00”=>y<=0;When”01”=>y<=1;When”10”=>y<=1;When”11”=>y<=0;End case;End process;End;f 同或門 邏輯表達(dá)式：F6=/F5=/a/b+ab方法一： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Archit

15、ecture rel_1 of nand 2 isBegin Y<=a xnor b;End;方法二： Library ieee;Use ieee.std_logic_1164.allEntity nand2 isPort(a,b:in std_logic; Y:out std_logic);End;Architecture rel_2 of nand 2 isSignal ac:std_logic_vector(1downto 0);Begin Co<=a+b; Process(a,b) Case co is When”00”=>y<=1;When”01”=>y<=0;When”10”=>y<=0;When”11”=>y<=1;End case;End proces