第2章頻率計(jì)設(shè)計(jì)應(yīng)用

1、第第2 2章章 頻率計(jì)設(shè)計(jì)應(yīng)用頻率計(jì)設(shè)計(jì)應(yīng)用 cpldcpld與與fpgafpga的應(yīng)用的應(yīng)用 2.1 2.1 可編程邏輯器件概述可編程邏輯器件概述把大量的基本邏輯門電路集成在一個(gè)芯片中，通過編程將部分基本邏輯門按照邏輯關(guān)系連接起來，就可以實(shí)現(xiàn)一個(gè)數(shù)字系統(tǒng)，改變連線關(guān)系則可以實(shí)現(xiàn)另一個(gè)數(shù)字系統(tǒng)。這種可以通過編程改變邏輯門連接關(guān)系的集成電路芯片就是可編程邏輯器件pld(programmable logic devices)， 2.1.1可編程邏輯器件的特點(diǎn)及分類1.pld1.pld的特點(diǎn)的特點(diǎn) 1）集成度高、可靠性好。 2）工作速度快。 3）提高系統(tǒng)的設(shè)計(jì)靈活性。 4）縮短設(shè)計(jì)周期。 5）增加系

2、統(tǒng)的保密性能。 2. pld2. pld的分類的分類 集成度集成度 低集成度芯片低集成度芯片 高集成度芯片高集成度芯片 可編程邏輯器件可編程邏輯器件 乘積項(xiàng)結(jié)構(gòu)器件乘積項(xiàng)結(jié)構(gòu)器件 查找表結(jié)構(gòu)器件查找表結(jié)構(gòu)器件 編程工藝編程工藝 熔絲熔絲(fuse)型器件型器件 反熔絲反熔絲(anti-fuse)型器件型器件 eprom型型 eeprom型型 sram型型 flash型型 2.1.2 pld中陣列的表示方法 pld的互補(bǔ)緩沖器的互補(bǔ)緩沖器 pld的互補(bǔ)輸入的互補(bǔ)輸入 pld中與陣列表示中與陣列表示 pld中或陣列的表示中或陣列的表示 陣列線連接表示陣列線連接表示 2.1.3 cpld的結(jié)構(gòu)和工作

3、原理 max7000系列的單個(gè)邏輯宏單元結(jié)構(gòu)系列的單個(gè)邏輯宏單元結(jié)構(gòu) 1.與或陣列實(shí)現(xiàn)組合邏輯acdbff=cd+/a/bc+/abd+a/bd+ab/c/dcd/a/bc/abda/bdab/c/d2. 可編程與或陣列用戶決定連接點(diǎn)acdbff=cd+/a/bc+/abd+a/bd+ab/c/dcd/a/bc/abda/bdab/c/d3.增加異或門 用eeprom設(shè)置選擇輸出極性xor設(shè)a為0，輸出f設(shè)a為1，輸出/f輸出=/af+a/fa4.增加d觸發(fā)器與2選1數(shù)據(jù)選擇器決定組合邏輯還是時(shí)序邏輯xord qclkd1d2y2-1muxb=1，輸出d1，組合電路b=0，輸出d2，時(shí)序電路b

4、5.增加三態(tài)門使輸出又可作為輸入xord qclkd1d2y2-1muxoeoe=1，信號(hào)輸出oe=0，高阻態(tài)，可輸入信號(hào)pinmax7000s 系列的宏單元結(jié)構(gòu)prnclrnena邏輯陣列全局清零共享邏輯擴(kuò)展項(xiàng)清零時(shí)鐘清零選擇數(shù)據(jù)選擇器并行擴(kuò)展項(xiàng)通往 i/o模塊通往 pia乘積項(xiàng)選擇矩陣來自 i/o引腳全局時(shí)鐘qden來自來自 pia的的 36個(gè)信號(hào)個(gè)信號(hào)快速輸入選擇快速輸入選擇2 邏輯宏單元邏輯宏單元 邏輯陣列邏輯陣列乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣可編程寄存器可編程寄存器每個(gè)可編程寄存器可以按三種時(shí)鐘輸入模式工作：每個(gè)可編程寄存器可以按三種時(shí)鐘輸入模式工作： 全局時(shí)鐘信號(hào)。全局時(shí)鐘信號(hào)。 全

5、局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能。 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘。 邏輯陣列塊labo 1個(gè)lab=16個(gè)基本宏單元芯片型號(hào)emp7032epm7096epm7128epm7192宏單元個(gè)數(shù) 32 96 128 192邏輯陣列塊個(gè)數(shù) 2 6 8 12最大i/o腳數(shù) 36 76 100 124i/o引腳為使芯片外部引腳不致過密，有些宏單元的輸出沒有送到芯片外部，而是用于內(nèi)部信號(hào)反饋，成為隱埋的邏輯宏單元，故大多數(shù)芯片的i/o腳數(shù)小于宏單元數(shù)。注：4個(gè)專用引腳不可少，全局時(shí)鐘gclk，全局清零gclr，輸出使能oe1與oe2。 ep

6、m7128s器件的器件的i/o控制塊控制塊 max7128s的結(jié)構(gòu)的結(jié)構(gòu) 對(duì)于每個(gè)對(duì)于每個(gè)lab，輸入，輸入信號(hào)來自信號(hào)來自3部分：部分：（1）來自作為通用邏輯輸）來自作為通用邏輯輸入的入的pia的的36個(gè)信號(hào)；個(gè)信號(hào)；（2）來自全局控制信號(hào)，）來自全局控制信號(hào)，用于寄存器輔助功能；用于寄存器輔助功能；（3）從）從i/o引腳到寄存器引腳到寄存器的直接輸入通道。的直接輸入通道。 pialablablablabi/o控制塊i/o控制塊i/o控制塊i/o控制塊lab輸出反饋回pia4路專用引腳進(jìn)入piai/o信號(hào)先進(jìn)入piapia選擇后送入lablab輸出至i/o pia信號(hào)布線到信號(hào)布線到lab的

7、方式的方式 復(fù)雜宏單元o 1、共享擴(kuò)展乘積項(xiàng) 把在多個(gè)邏輯表達(dá)式中用到的乘積項(xiàng)反饋邏輯陣列，讓多個(gè)宏單元共享。 否則，每個(gè)宏單元要重復(fù)實(shí)現(xiàn)此乘積項(xiàng)。 每個(gè)宏單元可返回一個(gè)乘積項(xiàng)，1個(gè)lab最多可有16個(gè)共享乘積項(xiàng)。 只有同一個(gè)lab才可共享。共享擴(kuò)展乘積項(xiàng)復(fù)雜宏單元o 2、并聯(lián)擴(kuò)展乘積項(xiàng) 把一個(gè)宏單元的或門輸出結(jié)果直接送到下一宏單元的或門輸入端，使邏輯表達(dá)式可有10個(gè)乘積項(xiàng)相加。 最多可有3級(jí)并聯(lián)，形成20個(gè)乘積項(xiàng)的表達(dá)式。 并聯(lián)擴(kuò)展項(xiàng)會(huì)產(chǎn)生延時(shí)，級(jí)數(shù)越多，延時(shí)越多。并聯(lián)擴(kuò)展乘積項(xiàng)2.1.4 fpga的結(jié)構(gòu)和工作原理.iocioc.iocioc.iocioc.iocioc.iocioc.ioc

8、ioc.iocioc.iocioc.ioeioe.ioeioe.ioeioe.ioeioeeabeabeablilalabricile2.1.4 fpga的結(jié)構(gòu)和工作原理 幾個(gè)概念o 邏輯陣列（la）由多個(gè)邏輯陣列塊（lab）組成。o 每個(gè)邏輯陣列塊（lab）由8個(gè)邏輯單元（le）與一個(gè)局部互連通道（li）組成。o 每行l(wèi)ab中放置一個(gè)隱埋陣列塊（eab）o 行、列信號(hào)通過行、列互連通道（ri、ci）連接。o 每個(gè)行、列互連通道兩端都有輸入/輸出單元（ioe）。o 一個(gè)lab包括8個(gè)邏輯單元le，用局部互連通道li提供數(shù)據(jù)信號(hào)與控制信號(hào)。flex10klab的結(jié)構(gòu)圖le結(jié)構(gòu)圖 cyclone

9、le結(jié)構(gòu)圖結(jié)構(gòu)圖 邏輯單元leo le有4個(gè)數(shù)據(jù)輸入信號(hào)和4個(gè)控制輸入信號(hào)。o le的核心為一個(gè)4輸入1輸出的查找表（lut），可看作一個(gè)rom存儲(chǔ)器，邏輯函數(shù)f=（a，b，c，d）的值存儲(chǔ)其中，對(duì)于不同輸入，可快速讀出f的輸出值。o 與查找表配合有進(jìn)位鏈和級(jí)聯(lián)鏈。 一個(gè)n輸入查找表 (lut，look up table)可以實(shí)現(xiàn)n個(gè)輸入變量的任何邏輯功能，如 n輸入“與”、 n輸入“異或”等。 輸入多于n個(gè)的函數(shù)、方程必須分開用幾個(gè)查找表（ lut）實(shí)現(xiàn)輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表?基于查找表的結(jié)構(gòu)模塊基于查找表的結(jié)構(gòu)模塊

10、fpga查找表單元查找表單元 查找表lut輸入1輸入2輸入3輸入4輸出0000010100000101161ram輸入a輸入b輸入c輸入d查找表輸出多路選擇器 fpga查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) cyclone le普通模式普通模式 flex 系列的進(jìn)位鏈快速加法器快速加法器, 比較器和計(jì)數(shù)器比較器和計(jì)數(shù)器dff進(jìn)位輸入進(jìn)位輸入(來自上一個(gè)邏輯單元來自上一個(gè)邏輯單元)s1le1查找表查找表lut進(jìn)位鏈進(jìn)位鏈dffs2le2a1b1a2b2進(jìn)位輸出進(jìn)位輸出(到到 lab中的下一個(gè)邏輯單元中的下一個(gè)邏輯單元)進(jìn)位鏈進(jìn)位鏈查找表查找表lutflex 系列的級(jí)聯(lián)鏈性能優(yōu)越性能優(yōu)越, 適合扇入

11、大的邏輯功能適合扇入大的邏輯功能“與與”級(jí)聯(lián)鏈級(jí)聯(lián)鏈“或或”級(jí)聯(lián)鏈級(jí)聯(lián)鏈lutlutin 3.0in 4.7lutin (4n-1).4(n-1)lutlutin 3.0in 4.7lutin (4n-1).4(n-1)le1le2lenle1le2len0.6 ns2.4 ns16位地址譯碼速度可達(dá)位地址譯碼速度可達(dá) 2.4 + 0.6x3=4.2 nsf=(in0in1in2in3)(in4in5in6in7)f=(in0+in1+in2+in3)+ (in4+in5+in6+in7)隱埋陣列塊eabo eab核心為一塊隨機(jī)存儲(chǔ)器ram，只讀則為rom。o 一塊eab的ram容量為2048

12、bits，可設(shè)為4種不同形式，也有4 種不同的數(shù)據(jù)線及地址線的數(shù)量。o 當(dāng)eab只讀時(shí)，可實(shí)現(xiàn)特定的邏輯功能，如4*4乘法器。flex 10k 系列的eabo 什么是eab（embbeded arry block）? o 容量為2048 bit的ramo 可以配置為存儲(chǔ)器或者邏輯函數(shù)o 實(shí)現(xiàn)兆功能（megafunctiono 實(shí)現(xiàn)存儲(chǔ)器或者特殊的邏輯函數(shù)比單個(gè)的邏輯單元(le)更有效le嵌入式陣列嵌入式陣列邏輯陣列邏輯陣列l(wèi)eleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleeabeabeab

13、eabeab不同10k系列器件中的eab配置epf10k10/a36,144epf10k40816,384epf10k20612,288epf10k30/a612,288epf10k50/v1020,480epf10k70918,432epf10k100/a1224,576器器 件件 型型 號(hào)號(hào)eab數(shù)量數(shù)量ram 容量（容量（bits）flex 10k 系列的eab輸出時(shí)鐘dram/rom256x8512x41024x22048x1ddd寫脈沖電路輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度 8,9,10,11 寫使能輸入時(shí)鐘oeab的大小靈活可變o通過組合

14、eab 可以構(gòu)成更大的模塊o不需要額外的邏輯單元，不引入延遲， eab 可配置為深度達(dá)2048的存儲(chǔ)器eab 的字長是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8eab的使用o 存儲(chǔ)器功能存儲(chǔ)器功能n 用作同步或者異步 ramn 單端口或者雙端口 fifon ram 可用來實(shí)現(xiàn)動(dòng)態(tài)硬件重配置o 邏輯功能邏輯功能n 配置時(shí)，eab是可以預(yù)裝的 o 實(shí)現(xiàn)一個(gè)大的查找表，尤其適用于快速乘法器，狀態(tài)機(jī)和算術(shù)邏輯單元等eab 可以用來實(shí)現(xiàn)乘法器 vs一個(gè)一個(gè)eab把把rom配置成配置成256*8，乘數(shù)與被乘數(shù)，乘數(shù)與被乘數(shù)8bits作

15、輸入，作輸入，乘積乘積8bits從數(shù)據(jù)線輸出。從數(shù)據(jù)線輸出。eab8890 mhz用用eab實(shí)現(xiàn)的流水線乘法器操作速度可達(dá)實(shí)現(xiàn)的流水線乘法器操作速度可達(dá) 90 mhz!實(shí)例實(shí)例: 4x4 乘法器乘法器+(6 le)+(6 le)+(7 le)8lelelelelelelelelelelelelelelele2.1.5 clpd/fpga產(chǎn)品概述（1）altera公司fpga和cpld器件系列altera是著名的pld生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。altera的pld具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開發(fā)工具和豐富的ip核、宏功能庫等，因此altera的產(chǎn)

16、品獲得了廣泛的應(yīng)用。1）stratix ii 系列fpga 2）acex系列fpga3）max系列cpld4）cyclone系列fpga低成本fpga5）cyclone ii系列fpga2.1.5 clpd/fpga產(chǎn)品概述（2）lattice公司cpld器件系列l(wèi)attice是最早推出pld的公司。lattice公司的cpld產(chǎn)品主要有isplsi、ispmach等系列。isplsi系列器件是lattice公司于20世紀(jì)90年代以來推出的大規(guī)模可編程邏輯器件，集成度在1000門到60000門之間，pin-to-pin(管腳到管腳)延時(shí)最小可達(dá)3ns。isplsi器件支持在系統(tǒng)編程和jtag邊

17、界掃描測試功能。（3）xilinx公司的fpga和cpld器件系列xilinx在1985年首次推出了fpga，隨后不斷推出新的集成度更高、速度更快、價(jià)格更低、功耗更低的fpga器件系列。1）virtex-4系列fpga2）spartan& spartan-3 & spartan 3e器件系列3）xc9500 & xc9500xl系列cpld2.2 頻率計(jì)邏輯功能分析2.3 頻率計(jì)原理圖輸入設(shè)計(jì)頻率計(jì)原理圖輸入設(shè)計(jì)（1）新建一個(gè)文件夾。）新建一個(gè)文件夾。 （2）建立原理圖源文件編輯窗。）建立原理圖源文件編輯窗。 選擇編輯文件類型選擇編輯文件類型 （3）編輯構(gòu)建電路圖。）編

18、輯構(gòu)建電路圖。 打開原理圖編輯窗打開原理圖編輯窗 2.2 2.2 原理圖輸入方式設(shè)計(jì)初步原理圖輸入方式設(shè)計(jì)初步 （3）編輯構(gòu)建電路圖。）編輯構(gòu)建電路圖。 調(diào)入需要的宏功能元件（調(diào)入需要的宏功能元件（symbol） （3）編輯構(gòu)建電路圖。）編輯構(gòu)建電路圖。 兩位十進(jìn)制計(jì)數(shù)器電路圖兩位十進(jìn)制計(jì)數(shù)器電路圖 （4）文件存盤。）文件存盤。 選擇選擇filesave as命令，找到已設(shè)立的文件夾路徑為命令，找到已設(shè)立的文件夾路徑為d: my_project，存盤文件名為，存盤文件名為cnt10.bdf。若出。若出現(xiàn)問句現(xiàn)問句“do you want to create”時(shí)，若單擊時(shí)，若單擊“是是”按鈕，則

19、直接進(jìn)入創(chuàng)建工程流程。若單擊按鈕，則直接進(jìn)入創(chuàng)建工程流程。若單擊“否否”按鈕，可按鈕，可按以下的方法進(jìn)入創(chuàng)建工程流程。按以下的方法進(jìn)入創(chuàng)建工程流程。 （1）打開建立新工程管理窗。）打開建立新工程管理窗。 利用利用“new preject wizard”創(chuàng)建工程創(chuàng)建工程cnt10 （2）將設(shè)計(jì)文件加入工程中。）將設(shè)計(jì)文件加入工程中。 將所有相關(guān)的文件都加入進(jìn)此工程將所有相關(guān)的文件都加入進(jìn)此工程 （3）選擇目標(biāo)芯片。）選擇目標(biāo)芯片。 選擇目標(biāo)器件選擇目標(biāo)器件ep2c8q208c8 （4）工具設(shè)置。）工具設(shè)置。 cnt10工程管理窗工程管理窗 （5）結(jié)束設(shè)置。）結(jié)束設(shè)置。 74390的真值表的真值表

20、 選擇目標(biāo)器件選擇目標(biāo)器件ep2c8q208c8 fpga 選擇配置器件的工作方式選擇配置器件的工作方式 （2）選擇配置器件的工作方式。）選擇配置器件的工作方式。 選擇配置器件型號(hào)和壓縮方式選擇配置器件型號(hào)和壓縮方式 （3）選擇配置器件和編程方式。）選擇配置器件和編程方式。 選擇配置器件型號(hào)和壓縮方式選擇配置器件型號(hào)和壓縮方式 （4）選擇輸出設(shè)置。）選擇輸出設(shè)置。 （5）選擇目標(biāo)器件閑置引腳的狀態(tài)。）選擇目標(biāo)器件閑置引腳的狀態(tài)。 全程編譯后出現(xiàn)報(bào)錯(cuò)信息全程編譯后出現(xiàn)報(bào)錯(cuò)信息 選擇編輯矢量波形文件選擇編輯矢量波形文件 （1）打開波形編輯器。）打開波形編輯器。 波形編輯器波形編輯器 （1）打開波形

21、編輯器。）打開波形編輯器。 設(shè)置仿真時(shí)間長度設(shè)置仿真時(shí)間長度 （2）設(shè)置仿真時(shí)間區(qū)域。）設(shè)置仿真時(shí)間區(qū)域。 vwf激勵(lì)波形文件存盤激勵(lì)波形文件存盤 （3）波形文件存盤。）波形文件存盤。 向波形編輯器拖入信號(hào)節(jié)點(diǎn)向波形編輯器拖入信號(hào)節(jié)點(diǎn) （4）將工程）將工程cnt10的端口信號(hào)名選入波形編輯器中。的端口信號(hào)名選入波形編輯器中。 準(zhǔn)備給準(zhǔn)備給clk設(shè)置時(shí)鐘設(shè)置時(shí)鐘 （5）編輯輸入波形（輸入激勵(lì)信號(hào)）。）編輯輸入波形（輸入激勵(lì)信號(hào)）。 為為clk設(shè)置周期設(shè)置周期 為為q設(shè)置數(shù)制設(shè)置數(shù)制 （6）總線數(shù)據(jù)格式設(shè)置。）總線數(shù)據(jù)格式設(shè)置。 設(shè)置好的激勵(lì)波形圖設(shè)置好的激勵(lì)波形圖 （6）總線數(shù)據(jù)格式設(shè)置。）總線

22、數(shù)據(jù)格式設(shè)置。 選擇仿真約束和控制選擇仿真約束和控制 （7）仿真器參數(shù)設(shè)置。）仿真器參數(shù)設(shè)置。 仿真波形輸出仿真波形輸出 （8）啟動(dòng)仿真器。）啟動(dòng)仿真器。 （9）觀察仿真結(jié)果。）觀察仿真結(jié)果。 assignment editor編輯器編輯器 表格式引腳鎖定對(duì)話框表格式引腳鎖定對(duì)話框 圖形式引腳鎖定對(duì)話框圖形式引腳鎖定對(duì)話框 選擇編程下載文件和下載模式選擇編程下載文件和下載模式 （1）打開編程窗和配置文件。）打開編程窗和配置文件。 加入編程下載方式加入編程下載方式 （2）設(shè)置編程器。）設(shè)置編程器。 雙擊選中的編程方式名雙擊選中的編程方式名 （2）設(shè)置編程器。）設(shè)置編程器。 （3）硬件測試。）硬件測試。 圖圖2-31 byteblaster ii接口接口as模式編程窗口模式編程窗口 1選擇編程模式和編程目標(biāo)文件選擇編程模式和編程目標(biāo)文件 2選擇接插模式選擇接插模式 3as模式編程下載模式編程下載 選擇目標(biāo)器件選擇目標(biāo)器件ep2c8 1將將sof文件轉(zhuǎn)化為