第2章頻率計設計應用

1、第第2 2章章 頻率計設計應用頻率計設計應用 cpldcpld與與fpgafpga的應用的應用 2.1 2.1 可編程邏輯器件概述可編程邏輯器件概述把大量的基本邏輯門電路集成在一個芯片中，通過編程將部分基本邏輯門按照邏輯關系連接起來，就可以實現(xiàn)一個數(shù)字系統(tǒng)，改變連線關系則可以實現(xiàn)另一個數(shù)字系統(tǒng)。這種可以通過編程改變邏輯門連接關系的集成電路芯片就是可編程邏輯器件pld(programmable logic devices)， 2.1.1可編程邏輯器件的特點及分類1.pld1.pld的特點的特點 1）集成度高、可靠性好。 2）工作速度快。 3）提高系統(tǒng)的設計靈活性。 4）縮短設計周期。 5）增加系

2、統(tǒng)的保密性能。 2. pld2. pld的分類的分類 集成度集成度 低集成度芯片低集成度芯片 高集成度芯片高集成度芯片 可編程邏輯器件可編程邏輯器件 乘積項結(jié)構(gòu)器件乘積項結(jié)構(gòu)器件 查找表結(jié)構(gòu)器件查找表結(jié)構(gòu)器件 編程工藝編程工藝 熔絲熔絲(fuse)型器件型器件 反熔絲反熔絲(anti-fuse)型器件型器件 eprom型型 eeprom型型 sram型型 flash型型 2.1.2 pld中陣列的表示方法 pld的互補緩沖器的互補緩沖器 pld的互補輸入的互補輸入 pld中與陣列表示中與陣列表示 pld中或陣列的表示中或陣列的表示 陣列線連接表示陣列線連接表示 2.1.3 cpld的結(jié)構(gòu)和工作

3、原理 max7000系列的單個邏輯宏單元結(jié)構(gòu)系列的單個邏輯宏單元結(jié)構(gòu) 1.與或陣列實現(xiàn)組合邏輯acdbff=cd+/a/bc+/abd+a/bd+ab/c/dcd/a/bc/abda/bdab/c/d2. 可編程與或陣列用戶決定連接點acdbff=cd+/a/bc+/abd+a/bd+ab/c/dcd/a/bc/abda/bdab/c/d3.增加異或門 用eeprom設置選擇輸出極性xor設a為0，輸出f設a為1，輸出/f輸出=/af+a/fa4.增加d觸發(fā)器與2選1數(shù)據(jù)選擇器決定組合邏輯還是時序邏輯xord qclkd1d2y2-1muxb=1，輸出d1，組合電路b=0，輸出d2，時序電路b

4、5.增加三態(tài)門使輸出又可作為輸入xord qclkd1d2y2-1muxoeoe=1，信號輸出oe=0，高阻態(tài)，可輸入信號pinmax7000s 系列的宏單元結(jié)構(gòu)prnclrnena邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇數(shù)據(jù)選擇器并行擴展項通往 i/o模塊通往 pia乘積項選擇矩陣來自 i/o引腳全局時鐘qden來自來自 pia的的 36個信號個信號快速輸入選擇快速輸入選擇2 邏輯宏單元邏輯宏單元 邏輯陣列邏輯陣列乘積項選擇矩陣乘積項選擇矩陣可編程寄存器可編程寄存器每個可編程寄存器可以按三種時鐘輸入模式工作：每個可編程寄存器可以按三種時鐘輸入模式工作： 全局時鐘信號。全局時鐘信號。 全

5、局時鐘信號由高電平有效的時鐘信號使能。全局時鐘信號由高電平有效的時鐘信號使能。 用乘積項實現(xiàn)一個陣列時鐘。用乘積項實現(xiàn)一個陣列時鐘。 邏輯陣列塊labo 1個lab=16個基本宏單元芯片型號emp7032epm7096epm7128epm7192宏單元個數(shù) 32 96 128 192邏輯陣列塊個數(shù) 2 6 8 12最大i/o腳數(shù) 36 76 100 124i/o引腳為使芯片外部引腳不致過密，有些宏單元的輸出沒有送到芯片外部，而是用于內(nèi)部信號反饋，成為隱埋的邏輯宏單元，故大多數(shù)芯片的i/o腳數(shù)小于宏單元數(shù)。注：4個專用引腳不可少，全局時鐘gclk，全局清零gclr，輸出使能oe1與oe2。 ep

6、m7128s器件的器件的i/o控制塊控制塊 max7128s的結(jié)構(gòu)的結(jié)構(gòu) 對于每個對于每個lab，輸入，輸入信號來自信號來自3部分：部分：（1）來自作為通用邏輯輸）來自作為通用邏輯輸入的入的pia的的36個信號；個信號；（2）來自全局控制信號，）來自全局控制信號，用于寄存器輔助功能；用于寄存器輔助功能；（3）從）從i/o引腳到寄存器引腳到寄存器的直接輸入通道。的直接輸入通道。 pialablablablabi/o控制塊i/o控制塊i/o控制塊i/o控制塊lab輸出反饋回pia4路專用引腳進入piai/o信號先進入piapia選擇后送入lablab輸出至i/o pia信號布線到信號布線到lab的

7、方式的方式 復雜宏單元o 1、共享擴展乘積項 把在多個邏輯表達式中用到的乘積項反饋邏輯陣列，讓多個宏單元共享。 否則，每個宏單元要重復實現(xiàn)此乘積項。 每個宏單元可返回一個乘積項，1個lab最多可有16個共享乘積項。 只有同一個lab才可共享。共享擴展乘積項復雜宏單元o 2、并聯(lián)擴展乘積項 把一個宏單元的或門輸出結(jié)果直接送到下一宏單元的或門輸入端，使邏輯表達式可有10個乘積項相加。 最多可有3級并聯(lián)，形成20個乘積項的表達式。 并聯(lián)擴展項會產(chǎn)生延時，級數(shù)越多，延時越多。并聯(lián)擴展乘積項2.1.4 fpga的結(jié)構(gòu)和工作原理.iocioc.iocioc.iocioc.iocioc.iocioc.ioc

8、ioc.iocioc.iocioc.ioeioe.ioeioe.ioeioe.ioeioeeabeabeablilalabricile2.1.4 fpga的結(jié)構(gòu)和工作原理 幾個概念o 邏輯陣列（la）由多個邏輯陣列塊（lab）組成。o 每個邏輯陣列塊（lab）由8個邏輯單元（le）與一個局部互連通道（li）組成。o 每行l(wèi)ab中放置一個隱埋陣列塊（eab）o 行、列信號通過行、列互連通道（ri、ci）連接。o 每個行、列互連通道兩端都有輸入/輸出單元（ioe）。o 一個lab包括8個邏輯單元le，用局部互連通道li提供數(shù)據(jù)信號與控制信號。flex10klab的結(jié)構(gòu)圖le結(jié)構(gòu)圖 cyclone

9、le結(jié)構(gòu)圖結(jié)構(gòu)圖 邏輯單元leo le有4個數(shù)據(jù)輸入信號和4個控制輸入信號。o le的核心為一個4輸入1輸出的查找表（lut），可看作一個rom存儲器，邏輯函數(shù)f=（a，b，c，d）的值存儲其中，對于不同輸入，可快速讀出f的輸出值。o 與查找表配合有進位鏈和級聯(lián)鏈。 一個n輸入查找表 (lut，look up table)可以實現(xiàn)n個輸入變量的任何邏輯功能，如 n輸入“與”、 n輸入“異或”等。 輸入多于n個的函數(shù)、方程必須分開用幾個查找表（ lut）實現(xiàn)輸出輸出查黑查黑找盒找盒表子表子輸入輸入1輸入輸入2輸入輸入3輸入輸入4什么是查找表什么是查找表?基于查找表的結(jié)構(gòu)模塊基于查找表的結(jié)構(gòu)模塊

10、fpga查找表單元查找表單元 查找表lut輸入1輸入2輸入3輸入4輸出0000010100000101161ram輸入a輸入b輸入c輸入d查找表輸出多路選擇器 fpga查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) cyclone le普通模式普通模式 flex 系列的進位鏈快速加法器快速加法器, 比較器和計數(shù)器比較器和計數(shù)器dff進位輸入進位輸入(來自上一個邏輯單元來自上一個邏輯單元)s1le1查找表查找表lut進位鏈進位鏈dffs2le2a1b1a2b2進位輸出進位輸出(到到 lab中的下一個邏輯單元中的下一個邏輯單元)進位鏈進位鏈查找表查找表lutflex 系列的級聯(lián)鏈性能優(yōu)越性能優(yōu)越, 適合扇入

11、大的邏輯功能適合扇入大的邏輯功能“與與”級聯(lián)鏈級聯(lián)鏈“或或”級聯(lián)鏈級聯(lián)鏈lutlutin 3.0in 4.7lutin (4n-1).4(n-1)lutlutin 3.0in 4.7lutin (4n-1).4(n-1)le1le2lenle1le2len0.6 ns2.4 ns16位地址譯碼速度可達位地址譯碼速度可達 2.4 + 0.6x3=4.2 nsf=(in0in1in2in3)(in4in5in6in7)f=(in0+in1+in2+in3)+ (in4+in5+in6+in7)隱埋陣列塊eabo eab核心為一塊隨機存儲器ram，只讀則為rom。o 一塊eab的ram容量為2048

12、bits，可設為4種不同形式，也有4 種不同的數(shù)據(jù)線及地址線的數(shù)量。o 當eab只讀時，可實現(xiàn)特定的邏輯功能，如4*4乘法器。flex 10k 系列的eabo 什么是eab（embbeded arry block）? o 容量為2048 bit的ramo 可以配置為存儲器或者邏輯函數(shù)o 實現(xiàn)兆功能（megafunctiono 實現(xiàn)存儲器或者特殊的邏輯函數(shù)比單個的邏輯單元(le)更有效le嵌入式陣列嵌入式陣列邏輯陣列邏輯陣列l(wèi)eleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleleeabeabeab

13、eabeab不同10k系列器件中的eab配置epf10k10/a36,144epf10k40816,384epf10k20612,288epf10k30/a612,288epf10k50/v1020,480epf10k70918,432epf10k100/a1224,576器器 件件 型型 號號eab數(shù)量數(shù)量ram 容量（容量（bits）flex 10k 系列的eab輸出時鐘dram/rom256x8512x41024x22048x1ddd寫脈沖電路輸出寬度8 , 4 , 2 , 1 數(shù)據(jù)寬度8 , 4 , 2 , 1地址寬度 8,9,10,11 寫使能輸入時鐘oeab的大小靈活可變o通過組合

14、eab 可以構(gòu)成更大的模塊o不需要額外的邏輯單元，不引入延遲， eab 可配置為深度達2048的存儲器eab 的字長是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8eab的使用o 存儲器功能存儲器功能n 用作同步或者異步 ramn 單端口或者雙端口 fifon ram 可用來實現(xiàn)動態(tài)硬件重配置o 邏輯功能邏輯功能n 配置時，eab是可以預裝的 o 實現(xiàn)一個大的查找表，尤其適用于快速乘法器，狀態(tài)機和算術邏輯單元等eab 可以用來實現(xiàn)乘法器 vs一個一個eab把把rom配置成配置成256*8，乘數(shù)與被乘數(shù)，乘數(shù)與被乘數(shù)8bits作

15、輸入，作輸入，乘積乘積8bits從數(shù)據(jù)線輸出。從數(shù)據(jù)線輸出。eab8890 mhz用用eab實現(xiàn)的流水線乘法器操作速度可達實現(xiàn)的流水線乘法器操作速度可達 90 mhz!實例實例: 4x4 乘法器乘法器+(6 le)+(6 le)+(7 le)8lelelelelelelelelelelelelelelele2.1.5 clpd/fpga產(chǎn)品概述（1）altera公司fpga和cpld器件系列altera是著名的pld生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領先的地位。altera的pld具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的ip核、宏功能庫等，因此altera的產(chǎn)

16、品獲得了廣泛的應用。1）stratix ii 系列fpga 2）acex系列fpga3）max系列cpld4）cyclone系列fpga低成本fpga5）cyclone ii系列fpga2.1.5 clpd/fpga產(chǎn)品概述（2）lattice公司cpld器件系列l(wèi)attice是最早推出pld的公司。lattice公司的cpld產(chǎn)品主要有isplsi、ispmach等系列。isplsi系列器件是lattice公司于20世紀90年代以來推出的大規(guī)?？删幊踢壿嬈骷?，集成度在1000門到60000門之間，pin-to-pin(管腳到管腳)延時最小可達3ns。isplsi器件支持在系統(tǒng)編程和jtag邊

17、界掃描測試功能。（3）xilinx公司的fpga和cpld器件系列xilinx在1985年首次推出了fpga，隨后不斷推出新的集成度更高、速度更快、價格更低、功耗更低的fpga器件系列。1）virtex-4系列fpga2）spartan& spartan-3 & spartan 3e器件系列3）xc9500 & xc9500xl系列cpld2.2 頻率計邏輯功能分析2.3 頻率計原理圖輸入設計頻率計原理圖輸入設計（1）新建一個文件夾。）新建一個文件夾。 （2）建立原理圖源文件編輯窗。）建立原理圖源文件編輯窗。 選擇編輯文件類型選擇編輯文件類型 （3）編輯構(gòu)建電路圖。）編

18、輯構(gòu)建電路圖。 打開原理圖編輯窗打開原理圖編輯窗 2.2 2.2 原理圖輸入方式設計初步原理圖輸入方式設計初步 （3）編輯構(gòu)建電路圖。）編輯構(gòu)建電路圖。 調(diào)入需要的宏功能元件（調(diào)入需要的宏功能元件（symbol） （3）編輯構(gòu)建電路圖。）編輯構(gòu)建電路圖。 兩位十進制計數(shù)器電路圖兩位十進制計數(shù)器電路圖 （4）文件存盤。）文件存盤。 選擇選擇filesave as命令，找到已設立的文件夾路徑為命令，找到已設立的文件夾路徑為d: my_project，存盤文件名為，存盤文件名為cnt10.bdf。若出。若出現(xiàn)問句現(xiàn)問句“do you want to create”時，若單擊時，若單擊“是是”按鈕，則

19、直接進入創(chuàng)建工程流程。若單擊按鈕，則直接進入創(chuàng)建工程流程。若單擊“否否”按鈕，可按鈕，可按以下的方法進入創(chuàng)建工程流程。按以下的方法進入創(chuàng)建工程流程。 （1）打開建立新工程管理窗。）打開建立新工程管理窗。 利用利用“new preject wizard”創(chuàng)建工程創(chuàng)建工程cnt10 （2）將設計文件加入工程中。）將設計文件加入工程中。 將所有相關的文件都加入進此工程將所有相關的文件都加入進此工程 （3）選擇目標芯片。）選擇目標芯片。 選擇目標器件選擇目標器件ep2c8q208c8 （4）工具設置。）工具設置。 cnt10工程管理窗工程管理窗 （5）結(jié)束設置。）結(jié)束設置。 74390的真值表的真值表

20、 選擇目標器件選擇目標器件ep2c8q208c8 fpga 選擇配置器件的工作方式選擇配置器件的工作方式 （2）選擇配置器件的工作方式。）選擇配置器件的工作方式。 選擇配置器件型號和壓縮方式選擇配置器件型號和壓縮方式 （3）選擇配置器件和編程方式。）選擇配置器件和編程方式。 選擇配置器件型號和壓縮方式選擇配置器件型號和壓縮方式 （4）選擇輸出設置。）選擇輸出設置。 （5）選擇目標器件閑置引腳的狀態(tài)。）選擇目標器件閑置引腳的狀態(tài)。 全程編譯后出現(xiàn)報錯信息全程編譯后出現(xiàn)報錯信息 選擇編輯矢量波形文件選擇編輯矢量波形文件 （1）打開波形編輯器。）打開波形編輯器。 波形編輯器波形編輯器 （1）打開波形

21、編輯器。）打開波形編輯器。 設置仿真時間長度設置仿真時間長度 （2）設置仿真時間區(qū)域。）設置仿真時間區(qū)域。 vwf激勵波形文件存盤激勵波形文件存盤 （3）波形文件存盤。）波形文件存盤。 向波形編輯器拖入信號節(jié)點向波形編輯器拖入信號節(jié)點 （4）將工程）將工程cnt10的端口信號名選入波形編輯器中。的端口信號名選入波形編輯器中。 準備給準備給clk設置時鐘設置時鐘 （5）編輯輸入波形（輸入激勵信號）。）編輯輸入波形（輸入激勵信號）。 為為clk設置周期設置周期 為為q設置數(shù)制設置數(shù)制 （6）總線數(shù)據(jù)格式設置。）總線數(shù)據(jù)格式設置。 設置好的激勵波形圖設置好的激勵波形圖 （6）總線數(shù)據(jù)格式設置。）總線

22、數(shù)據(jù)格式設置。 選擇仿真約束和控制選擇仿真約束和控制 （7）仿真器參數(shù)設置。）仿真器參數(shù)設置。 仿真波形輸出仿真波形輸出 （8）啟動仿真器。）啟動仿真器。 （9）觀察仿真結(jié)果。）觀察仿真結(jié)果。 assignment editor編輯器編輯器 表格式引腳鎖定對話框表格式引腳鎖定對話框 圖形式引腳鎖定對話框圖形式引腳鎖定對話框 選擇編程下載文件和下載模式選擇編程下載文件和下載模式 （1）打開編程窗和配置文件。）打開編程窗和配置文件。 加入編程下載方式加入編程下載方式 （2）設置編程器。）設置編程器。 雙擊選中的編程方式名雙擊選中的編程方式名 （2）設置編程器。）設置編程器。 （3）硬件測試。）硬件測試。 圖圖2-31 byteblaster ii接口接口as模式編程窗口模式編程窗口 1選擇編程模式和編程目標文件選擇編程模式和編程目標文件 2選擇接插模式選擇接插模式 3as模式編程下載模式編程下載 選擇目標器件選擇目標器件ep2c8 1將將sof文件轉(zhuǎn)化為