可編程邏輯器件應(yīng)用舉例(1).

1、第五講可編程邏輯器件應(yīng)用舉例主要內(nèi)容利用可編程邏輯器件進(jìn)行組合邏輯電路設(shè)計(jì)利用可編程邏輯器件進(jìn)行時(shí)序邏輯電路設(shè)計(jì)利用可編程邏輯器件進(jìn)行數(shù)碼管控制接口設(shè)訃?yán)每删幊踢壿嬈骷M(jìn)行 D/A控制接口設(shè)計(jì)利用可編程邏輯器件進(jìn)行 A/D控制接口設(shè)計(jì)利用可編程邏輯器件進(jìn)行矩陣鍵盤(pán)控制接 11設(shè)計(jì).按照邏輯功能的不同特點(diǎn)，可以把數(shù)字電路分 成兩大類(lèi):組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路中，任意時(shí)刻的輸出僅僅取決于 該時(shí)刻的輸入，與電路原來(lái)的狀態(tài)無(wú)關(guān)。時(shí)序邏輯電路中，任意時(shí)刻的輸出不僅取決于 該時(shí)刻的輸入，而FI還取決于電路原來(lái)的狀態(tài), 還與以前的輸入有關(guān)。5 1 利用可編程邏輯器件進(jìn)行組合邏輯電路設(shè)計(jì)常見(jiàn)

2、的組合邏輯電路有：簡(jiǎn)單門(mén)電路、 譯碼器、編碼器、選擇器、加法器、求補(bǔ)器、 比較器等。在組合邏輯電路設(shè)計(jì)中， 常用邏輯函數(shù) 式、真值農(nóng)和邏輯電路圖來(lái)衣示電路的輸入 輸出關(guān)系。5 丄 1 簡(jiǎn)單門(mén)電路門(mén)電路是邏輯電路的基本電路。簡(jiǎn)單門(mén)電路主要有與門(mén)、 或門(mén)、 作門(mén)、 與非 門(mén)，或非門(mén)、異或門(mén)等。可以把簡(jiǎn)單門(mén)電路結(jié)合起來(lái)使用， 構(gòu)成多種 使用的組合邏輯電路，實(shí)現(xiàn)不同的邏輯功能 及邏輯分析運(yùn)算。二輸入與非門(mén)電路二輸入與非門(mén)的邏輯表達(dá)式為:y = (a7 b)二輸入9 I卜門(mén)的電路圖：利用兩種形式描述的二輸入與非門(mén)LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL;ENTIT

3、Y nand2 ISPORT (a, b:IN STD_LOGIC; y:OUTSTD_LOGIC);END nand2;ARCHITECTURE nand2_1 OF nand2 ISBEGINy =a NAND b; -f y反相器y =aa y異或門(mén)y = a ba bS1 y簡(jiǎn)單門(mén)電路練習(xí)二三輸入與門(mén) 三輸入或門(mén) 三輸入與非門(mén) 三輸入或非門(mén)5.1.2 譯碼器.3-8譯碼器電路(74LS138):輸入變屋為3 個(gè)a, b, c,輸出變量有 8 個(gè)，即 yOy7,對(duì) 輸入變量 a, b, c譯碼，就能確定輸出端 yOy7 的輸出端變?yōu)橛行?低電平)，從而達(dá) 到譯碼目的。 ,1 .3-8 譯

4、碼器電路血一3 8 譯碼器的真值表透通*入二進(jìn)制 輸入鋼禪刃出 010g2bcba艸yiy2y3XLity7X1XXXX11111111XX1XXX111I11110XXXXX11111111100000011I11111000011011111110001011011i1110001111101111100100Iii1011i1001011111101I38譯 碼yo yiy2 y3一y5一y6一y7I001101111110110011111111110LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder_3_to_8 ISPOR

5、T (a,b,c,g1,g2a,g2b:IN STD_LOGIC;y：OUTSTD_LOGIC_VECTOR(7 DOWNTO 0)；END decoder_3_to_8;ARCHITECTURE rtl OF decoder_3_to_8 ISSIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0);BEGINindata yy y yyyyy y =MXXXXXXXXH; END CASE；ELSEY =-11111111-;END IF;END PROCESS;END rtl;5 丄 3 編碼器優(yōu)先編碼器常用于中斷的優(yōu)先級(jí)控制。例如， 74LS148 是一個(gè)

6、 8 輸入， 3 位二進(jìn)制碼 輸出的優(yōu)先級(jí)編碼器。當(dāng)其某-位輸入有效時(shí)，就口 J 以輸出個(gè)對(duì) 應(yīng)的 3 位二進(jìn)制編碼。當(dāng)同時(shí)有兒個(gè)輸入有 效時(shí)，將輸出優(yōu)先級(jí)最高的那個(gè)輸入所對(duì)應(yīng) 的二進(jìn)制編碼。優(yōu)先級(jí)編碼器電路input(O) inpui(l) input input input一inpulinput(6)input(7)優(yōu)先編碼器的真值表輸入二進(jìn)朋編碼輸出input(7)input (6)input(5)input (4) input (3) input (2)input(l)input (0)y2yiyoXXXXXXX0111優(yōu)先載編碼IIXXXXXX01110XXXX廠(chǎng)X011101XXX

7、X011100XXX01111011XX0-1111010X0111111001X11111I1000LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY priority_encoder ISP0RT(input:IN Std_Logic_Vector(7 Downto 0); y :OUT Std_Logic_Vector(2 Downto 0); ENDpriorityencoder;ARCHITECTURE rtl OF priority_encoder IS BEGINP1: PROCESS (input) BEGINIF(i叩山(0) =O

8、) THEN y=-111;ELSIF (inp ut THEN y=,rl10M:ELSIF (input(2) THEN y=Hior；ELSIF (input=O) THEN y=W1OO：ELSIF (input(4) =O) THENy=ELSIF (input(5) =0) THENy=M010-;ELSIF (input)THEN y=Moor；ELSEy = ”000；END IF;END PROCESS P1；END rtl;5.1.4 選擇器選擇器常用丁信號(hào)的切換,四選一選擇器可 以用于 4 路信號(hào)的切換。四選一選擇器有 4 個(gè)信號(hào)輸入端 i 叩 ut(0) input(3

9、),兩個(gè)信號(hào)選擇端 a 和 b 及一個(gè)信弓輸出端 y。當(dāng) a, b 輸入不同的選擇時(shí)，就可以使input(O) input(3)中某個(gè)相應(yīng)的輸入信號(hào)與 輸出端接通。input(O)-1input(l)input(2)-input(3)-四選一電路的真值表選擇輸入數(shù)據(jù)輸入出bainput(O)input (1)input (2)input(3)y000XXX0001XXX101X0XX001X1XX110XX0X010XX1X111XXX0011XXX11四選一電MUXAHLIBRARY IEEE;USE IEEE STD_LOGIC_1164 ALL;ENTITY mux4 ISPORT(in

10、put:IN Std_Logic_Vector(3 Downto 0);a,b:IN Std_Logic;y : OUT Std_Logic);END mux4 ;ARCHITECTURE rtl OF mux4 ISSIGNAL sel:Std_Logic_Vector(1 Downto 0);BEGINsel=b & a;PROCESS (input,sei)BEGINIF (sel=0(T) THEN y = input(O);ELSIF(sel=*0r,) THEN y = input(1);ELSIF(sel=M10M) THEN y = input；ELSE y = inp

11、ut(3);END IF;END PROCESS; END rtl;5.1.5 加法器加法器有半加器，全加器兩種，利用兩個(gè)半加器 可以構(gòu)成一個(gè)全加器。半加器電路及真值衣：LIBRARY IEEE；USE IEEE. STD_LOGIC_I164ALL；ENTITY half_adder ISPORT (a, b：IN STD_LOG1C；s, co：OUTSTD_LOGIC)；END half_adder；ARCHITECTURE behav I OF half_adder IS SIGNAL c,d : STD_LOGIC；BEGINc = a OR b；d= NOT(a AND b)；co

12、 = NOT d；s = c AND d；s*ta器二進(jìn)制輸入和輸岀進(jìn)位輸岀ba9co0000011010101101END behav 1:用兩個(gè)半加器構(gòu)成的全加器U1U2LIBRARY IEEE；USE IEEE. STD_LOGIC 1164. ALL；ENTITY full_adder ISPORT ( m b, cin : IN STI)_LOG1(：s, co： OUT STD_LOGIC):END full adder；ARCHITECTURE behav2 OF full_addcr ISCOMPONENT half_adderPORT (a, b：IN STD.LOGIC；s

13、, co：OUT STD_LOGIC)；END COMPONENT；SIGNALcO, sO, cl : STD_LOGIC：BEGINUO：half_adder PORT MAP (a, b, sO, cO)；Ul：half_adder PORT MAP (sO,cin, s, cl)；co= cO OR c 1；END bchav2；一位全加器的邏輯表達(dá)式為：s=a XOR b XOR cinco=( a AND b) OR (a XOR b) AND cinLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fulLadder ISPORT (

14、a,b,cin:IN STD_LOGIC;s,co:OUT STD_LOGIC);END full_adder;ARCHITECTURE fulh OF full_adder IS SIGNALtmp1 ,tmp2,tmp3:ST6J_OGIC; BEGINtmp! = a XOR b;tmp2 = a AND b; tmp3 = tmp1 AND cin; s= tmp1 XOR cin; co Ul_c, s2, U2_c);U3：full adder PORT MAP (a3,b3,U2_c, s3, coul):按照上述例子中的方法,可以很容易地描述任意 位數(shù)的加法器 Q 當(dāng)然，當(dāng)位數(shù)校多時(shí)還需要采取柿快 速進(jìn)位“的措施。使用同樣的方法，也可以利用全減 器等構(gòu)成多位加法器.卜面再給出一個(gè)使用彳了為描述方式的&位加法器 程序梧LIBRARY IEEE; USE IEEE.STD_LOGI