組原：定點(diǎn)補(bǔ)碼一位乘法器的設(shè)計(jì).doc

1、課課 程程 設(shè)設(shè) 計(jì)計(jì) 報(bào)報(bào) 告告課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)計(jì)算機(jī)組成原理課程設(shè)計(jì)課程設(shè)計(jì)題目：定點(diǎn)補(bǔ)碼一位乘法器的設(shè)計(jì)定點(diǎn)補(bǔ)碼一位乘法器的設(shè)計(jì)院（系）：計(jì)算機(jī)學(xué)院專 業(yè):計(jì)算機(jī)科學(xué)與技術(shù)班 級(jí):學(xué) 號(hào)：姓 名：指導(dǎo)教師：完成日期：2011年1月14日目目 錄錄第第 1 章章 總體設(shè)計(jì)方案總體設(shè)計(jì)方案.11。1 設(shè)計(jì)原理.11。2 設(shè)計(jì)思路.21.3 設(shè)計(jì)環(huán)境 .4第第 2 章章 詳細(xì)設(shè)計(jì)方案詳細(xì)設(shè)計(jì)方案.52.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn) .52.1。1 創(chuàng)建頂層圖形設(shè)計(jì)文件.52。1。2 器件的選擇與引腳鎖定.62.1.3 編譯、綜合、適配.72。2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn) .72。

2、2。1 取補(bǔ)模塊的設(shè)計(jì)與實(shí)現(xiàn).72.2.2 選擇器模塊的設(shè)計(jì)與實(shí)現(xiàn).92.2.3 乘數(shù)補(bǔ)碼移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn).122.2。4 部分積移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn).142.2.5 加法器模塊的設(shè)計(jì)與實(shí)現(xiàn).162.3 仿真調(diào)試 .16第第 3 章章 編程下載與硬件測(cè)試編程下載與硬件測(cè)試.193.1 編程下載.193。2 硬件測(cè)試及結(jié)果分析 .19參考文獻(xiàn)參考文獻(xiàn).22附附 錄（電路原理圖）錄（電路原理圖）.23第 1 章 總體設(shè)計(jì)方案1.1 設(shè)計(jì)原理設(shè)計(jì)原理由于機(jī)器都采用補(bǔ)碼做加減運(yùn)算，所以設(shè)計(jì)補(bǔ)碼乘法器能避免碼制轉(zhuǎn)換，提高機(jī)器效率。在計(jì)算兩個(gè)補(bǔ)碼相乘時(shí)，可以通過 Booth 算法來實(shí)現(xiàn)定點(diǎn)

3、補(bǔ)碼一位乘的功能。布斯（Booth）算法采用相加和相減的操作計(jì)算補(bǔ)碼數(shù)據(jù)的乘積，Booth 算法對(duì)乘數(shù)從低位開始判斷，根據(jù)后兩個(gè)數(shù)據(jù)位的情況決定進(jìn)行加法、減法還是僅僅進(jìn)行移位操作。補(bǔ)碼一位乘法的運(yùn)算規(guī)則： (1) 被乘數(shù)一般取雙符號(hào)位參加運(yùn)算。 (2) 乘數(shù)可取單符號(hào)位以決定最后一步是否需要校正,即是否加。 補(bǔ) X （3) 乘數(shù)末位增設(shè)附加位，且初值為 0。部分積初始值為 0。1ny補(bǔ)0Z （4) 被乘數(shù)x補(bǔ)乘以對(duì)應(yīng)的相鄰兩位乘數(shù)（）之差值，再與前nnyy1部分積累加，然后右移一位（乘 2-1） ，形成該步的部分積累加和。與構(gòu)成1nyny各步運(yùn)算的判斷值，以決定如何操 作，見圖 1.1Boot

4、h 算法操作說明：補(bǔ)X圖 1。1 Booth 算法操作說明（5）按照上述算法進(jìn)行 n+1 步操作,但第 n+1 步不再移位,僅根據(jù)與的比0y1y較結(jié)果作相應(yīng)的運(yùn)算即可.1.2 設(shè)計(jì)思路設(shè)計(jì)思路課程設(shè)計(jì)的要求為課程設(shè)計(jì)的要求為: :（1）采用原碼值輸入，乘數(shù)和被乘數(shù)皆為 8 位.(2)設(shè)計(jì)的電路應(yīng)該包括 ALU，被乘數(shù)寄存器，乘數(shù)寄存器，部分積寄存器，門電路和移位電路。課程設(shè)計(jì)的思路為：課程設(shè)計(jì)的思路為：（1）由于課程設(shè)計(jì)要求采用原碼值輸入，就需要設(shè)計(jì)一個(gè)原碼值取反碼的電路模塊，同時(shí)只對(duì)符號(hào)位取反同時(shí)也可以實(shí)現(xiàn)求.補(bǔ) X（2）實(shí)現(xiàn) Booth 算法需添加附加位，并將其初始值置零，此操作通過外部輸

5、1ny入來實(shí)現(xiàn)的。（3）Booth 算法在運(yùn)算中要將部分積初始值置零，此操作是通過給 FD 寄存器的清零端一個(gè)高電平的脈沖信號(hào)，使寄存器的數(shù)據(jù)全部為 0，即輸出的部分積為00000000.（4）取乘數(shù)末尾兩位來判斷，為 00、11 則部分積加 0，為 01 則部分積加被乘數(shù)的補(bǔ)碼，為 10 則部分積加乘數(shù)相反數(shù)的補(bǔ)碼。為了實(shí)現(xiàn)此操作,需要設(shè)計(jì)一個(gè)二輸入四輸出選擇器及選擇電路。（5）乘數(shù)邏輯右移一位，部分積算術(shù)右移一位,并用乘數(shù)最高位存放部分積溢出的位。此功能的實(shí)現(xiàn)，分別設(shè)計(jì)了乘數(shù)移位寄存器，以及部分積移位寄存器。（6）依次反復(fù)直到原乘數(shù)部分只剩下最后兩位,由于最后一次只運(yùn)算不移位，所以在輸出時(shí)

6、要在部分積移位之前輸出結(jié)果。（7）加統(tǒng)一的時(shí)鐘信號(hào)，保持各部件同步工作。定點(diǎn)補(bǔ)碼一位乘法器的設(shè)計(jì)總框圖如圖 1.2 所示；定點(diǎn)補(bǔ)碼一位乘法器的設(shè)計(jì)流程圖如圖 1.3 所示。圖 1.2 定點(diǎn)補(bǔ)碼一位乘法器設(shè)計(jì)總框圖 圖 1.3 定點(diǎn)補(bǔ)碼一位乘法器設(shè)計(jì)流程圖1.3 設(shè)計(jì)環(huán)境設(shè)計(jì)環(huán)境（1）硬件環(huán)境硬件環(huán)境 偉福偉福 COP2000 型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀COP2000 計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)平臺(tái)、開關(guān)電源、軟件三大部分組成。實(shí)驗(yàn)平臺(tái)上有寄存器組 R0-R3、運(yùn)算單元、累加器等組成。COP2000 計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)各單元部件都以計(jì)算機(jī)結(jié)構(gòu)模型布局，系統(tǒng)在實(shí)驗(yàn)時(shí)即使不借

7、助 PC 機(jī),也可實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)流狀態(tài)及正確與否, 實(shí)驗(yàn)系統(tǒng)的軟硬件對(duì)用戶的實(shí)驗(yàn)設(shè)計(jì)具有完全的開放特性,系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動(dòng)方式、聯(lián)機(jī)方式、模擬方式三種工作方式,系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強(qiáng)大的模擬調(diào)試功能. COP2000 集成調(diào)試軟件集成調(diào)試軟件COP2000 集成開發(fā)環(huán)境是為 COP2000 實(shí)驗(yàn)儀與 PC 機(jī)相連進(jìn)行高層次實(shí)驗(yàn)的配套軟件，它通過實(shí)驗(yàn)儀的串行接口和 PC 機(jī)的串行接口相連,提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試 FPGA 實(shí)驗(yàn)等功能，該軟件在Windows 下運(yùn)行。（2)EDA 環(huán)境環(huán)境 Xilinx fo

8、undation f3。1 設(shè)計(jì)軟件設(shè)計(jì)軟件Xilinx foundation f3.1 是 Xilinx 公司的可編程期間開發(fā)工具,該平臺(tái)功能強(qiáng)大，主要用于百萬邏輯門設(shè)計(jì).該系統(tǒng)由設(shè)計(jì)入口工具、設(shè)計(jì)實(shí)現(xiàn)工具、設(shè)計(jì)驗(yàn)證工具三大部分組成。第 2 章 詳細(xì)設(shè)計(jì)方案2。1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖是用來實(shí)現(xiàn)補(bǔ)碼一位乘法器乘數(shù)與被乘數(shù)的輸入和取補(bǔ)，以及結(jié)果的寄存和輸出、二輸入三輸出選擇器和運(yùn)算控制電路、移位電路等邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于 XCV200 可編程邏輯芯片.在完成原理圖的功能設(shè)計(jì)后，把輸入以及輸出信號(hào)安排到 XCV200 指定的引腳上去

9、,實(shí)現(xiàn)芯片的引腳鎖定。2.1.1 創(chuàng)建頂層圖形設(shè)計(jì)文件創(chuàng)建頂層圖形設(shè)計(jì)文件頂層圖形文件的設(shè)計(jì)實(shí)體主要由取補(bǔ)電路（封裝為 QUBU）,二輸入三輸出選擇器（基于 D24E 的改裝） ，乘數(shù)移位寄存器(封裝為 U11）,部分積移位寄存器（基于 FD 實(shí)現(xiàn)） ，加法器（基于 ADD8 的改裝)，等模塊組裝而成的一個(gè)完整的可編程邏輯芯片 U30.頂層圖形文件結(jié)構(gòu)如圖 2.1 所示： 圖 2。1 頂層圖形文件結(jié)構(gòu)圖 2。1。2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定（1)器件的選擇由于硬件設(shè)計(jì)環(huán)境是基于偉福 COP2000 型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和 XCV200實(shí)驗(yàn)板,故采用的目標(biāo)芯片為 Xilinx

10、XCV200 可編程邏輯芯片。(2）引腳鎖定把頂層圖形文件中的所有輸入、輸出信號(hào)對(duì)應(yīng)到 Xilinx XCV200 芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及 Xilinx XCV200 芯片引腳對(duì)應(yīng)關(guān)系如表 2.1 所示：表表 2.1 信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系圖形文件中的輸入/輸出信號(hào)XCV200芯片引腳信號(hào)GRDP50ZCLOCKP213FJWP47CLRP49VCCP48S1P80S2P81S3P82S4P84S5P85S6P86S7P87Y1P95Y2P96Y3P97Y4P100Y5P101Y6P102Y7P103E0P63E1P73E2P72E3P71E4P

11、70E5P66E6P65E7P642。1。3 編譯、綜合、適配編譯、綜合、適配利用 Xilinx foundation f3.1 的原理圖編輯器對(duì)頂層圖形文件進(jìn)行編譯,并最終生成網(wǎng)絡(luò)表文件,利用設(shè)計(jì)實(shí)現(xiàn)工具經(jīng)綜合、優(yōu)化、適配，生成可供時(shí)序仿真的文件和器件下載編程文件。2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)功能模塊的設(shè)計(jì)與實(shí)現(xiàn)功能模塊主要由取補(bǔ)電路，二輸入三輸出選擇器,移位寄存器，部分積移位寄存器等模塊組成,由 Xilinx XCV200 可編程邏輯芯片分別實(shí)現(xiàn)。2。2。1 取補(bǔ)模塊的設(shè)計(jì)與實(shí)現(xiàn)取補(bǔ)模塊的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行求補(bǔ)的方法就是從數(shù)的最右端開始，由右向左，直到找出第一個(gè)“1” ，0a例如，。則以左的每

12、一個(gè)輸入位都求反，即 1 變 0，0 變 1。最右1iani 0ia端的起始鏈?zhǔn)捷斎氡仨氂肋h(yuǎn)置成“0” 。當(dāng)控制信號(hào)線為“1”時(shí)，啟動(dòng)對(duì) 21CE求補(bǔ)的操作;當(dāng)控制信號(hào)線為“0”時(shí)，輸出將和輸入相等?？梢岳梅?hào)位來E作為控制信號(hào)。E（1） 創(chuàng)建求乘數(shù)補(bǔ)碼電路模塊設(shè)計(jì)原理圖創(chuàng)建求乘數(shù)補(bǔ)碼電路模塊設(shè)計(jì)原理圖. 求乘數(shù)補(bǔ)碼電路原理結(jié)構(gòu)如圖 2。2所示，實(shí)際電路如圖 2。2所示。)(a)(b圖 2.2 求乘數(shù)補(bǔ)碼電路模塊邏輯框圖)(a圖 2。2 實(shí)際取補(bǔ)電路)(b(2）創(chuàng)建元件圖形符號(hào)）創(chuàng)建元件圖形符號(hào) 其元件圖形符號(hào)如圖 2.3 所示： 圖 2.3 求乘數(shù)補(bǔ)碼電路模塊元件圖形符號(hào)（3）功能仿真）功

13、能仿真對(duì)創(chuàng)建的取補(bǔ)模塊進(jìn)行功能仿真,驗(yàn)證其功能的正確性，可用 Xilinx foundation f3.1 編譯器的 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2。4 所示:圖 2。4 取補(bǔ)模塊仿真結(jié)果2。2。2 選擇器模塊的設(shè)計(jì)與實(shí)現(xiàn)選擇器模塊的設(shè)計(jì)與實(shí)現(xiàn)選擇器主要由一個(gè) D24E 芯片和邏輯門電路控制選擇輸出。輸入端輸入的值分別為，以及“00000000”(八個(gè)輸入端為一組） 。補(bǔ) X補(bǔ)XD24E 芯片的和端的“0”和“1”控制,，當(dāng)為 010A1A0D1D2D3D10AA時(shí)，輸出為高電平，即為輸出值為 1，通過邏輯門電路實(shí)現(xiàn)輸出為2D2D的值;當(dāng)為 10 時(shí)，輸出為為 高電平，即為輸出

14、值為 1,通過邏輯補(bǔ) X10AA1D1D門電路實(shí)現(xiàn)輸出為的值；當(dāng)為 00 時(shí)，輸出為為 高電平,即為輸補(bǔ)X10AA0D0D出值為 1,同時(shí)當(dāng)為 11 時(shí)，輸出為為 高電平，即為輸出值為 1，由于10AA3D3D此時(shí)和輸出值為相同，故此兩條數(shù)據(jù)線通過一個(gè)或門輸出一條數(shù)據(jù)線，此0D3D時(shí)輸出值為“00000000” 。正好實(shí)現(xiàn)三輸入一輸出的選擇器模塊。(1）創(chuàng)建選擇器設(shè)計(jì)原理圖。）創(chuàng)建選擇器設(shè)計(jì)原理圖。三輸入一輸出選擇器原理結(jié)構(gòu)如圖 2.5 所示：圖 2。5 選擇器原理框圖 （2）創(chuàng)建元件圖形符號(hào)）創(chuàng)建元件圖形符號(hào)其元件圖形符號(hào)如圖 2.6 所示： 圖 2。6 選擇器元件圖形符號(hào)（3）功能仿真）功

15、能仿真對(duì)創(chuàng)建的三輸入一輸出器模塊進(jìn)行功能仿真,驗(yàn)證其功能的正確性，可用Xilinx foundation f3.1 編譯器的 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2。7 所示： )(a)(b )(c)(d圖 2。7 選擇模塊仿真結(jié)果圖2。2.3 乘數(shù)補(bǔ)碼移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)乘數(shù)補(bǔ)碼移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)乘數(shù)補(bǔ)碼移位寄存器模塊由八個(gè)二選一選擇器(MUXCY） ，9 個(gè)寄存器（FD）組成,端輸入的是 1 個(gè)低電平信號(hào)其余都為高電平信號(hào)。MUXCY 選擇器由控制信CP號(hào)端，輸入端和,以及輸出端組成，當(dāng)端為低電平信號(hào)時(shí)，選擇輸出SiDiCOS值，當(dāng)端為高電平信號(hào)時(shí),選擇輸出值。每次的

16、輸出信號(hào)寄存到 FD 中，iDSiCMUXCY 輸出端連接下一位的寄存器,這樣就實(shí)現(xiàn)了移位寄存的功能。O移位的和兩個(gè)輸出端恰好為和的兩個(gè)值，和的兩個(gè)值要07Y08ny1nyny1ny分別接到選擇器的和端。0A1A（1）創(chuàng)建乘數(shù)補(bǔ)碼移位寄存器模塊設(shè)計(jì)原理圖。）創(chuàng)建乘數(shù)補(bǔ)碼移位寄存器模塊設(shè)計(jì)原理圖。 乘數(shù)補(bǔ)碼移位寄存器原理結(jié)構(gòu)如圖 2。8 所示：圖 2。8 乘數(shù)補(bǔ)碼移位寄存器原理結(jié)構(gòu)圖（2）創(chuàng)建元件圖形符號(hào)）創(chuàng)建元件圖形符號(hào)其元件圖形符號(hào)如圖 2.9 所示： 圖 2.9 乘數(shù)補(bǔ)碼移位寄存器電路模塊元件圖形符號(hào)（3）功能仿真）功能仿真對(duì)創(chuàng)建的乘數(shù)補(bǔ)碼移位寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性,可

17、用Xilinx foundation f3.1 編譯器的 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.10 所示：圖 2。10 乘數(shù)補(bǔ)碼移位寄存器模塊仿真結(jié)果2.2.4 部分積移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)部分積移位寄存器模塊的設(shè)計(jì)與實(shí)現(xiàn)部分積移位寄存器模塊是由一個(gè) 8 位寄存器（FD8CE)和四個(gè)邏輯門電路組成，實(shí)現(xiàn)部分積移位寄存功能。由于部分積的初始值為“00000000” ，這樣就要求FD8CE 寄存器的初始值為“00000000” ，只需要給清零端一個(gè)高電平的信號(hào)即CLR可實(shí)現(xiàn)。進(jìn)行部分積移位時(shí)，要求移位過程中保證符號(hào)位相同，這樣就需要把第一位符號(hào)位復(fù)制為兩個(gè)數(shù)，而其余的 6 位相繼向

18、下串一位，這樣就實(shí)現(xiàn)了移位功能，同時(shí)還保證的符號(hào)位相同.（1）部分積移位寄存器設(shè)計(jì)原理圖）部分積移位寄存器設(shè)計(jì)原理圖. 部分積移位寄存器原理結(jié)構(gòu)如圖 2.11 所示：圖 2.11 部分積移位寄存器原理圖（2)功能仿真功能仿真對(duì)創(chuàng)建的寄存器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性,可用 Xilinx foundation f3。1 編譯器的 Simulator 模塊實(shí)現(xiàn).仿真結(jié)果如圖 2.12 所示:圖 2.12 部分積移位寄存器仿真結(jié)果2。2。5 加法器模塊的設(shè)計(jì)與實(shí)現(xiàn)加法器模塊的設(shè)計(jì)與實(shí)現(xiàn) 加法器模塊是在系統(tǒng)提供的八位加法器（ADD8）的基礎(chǔ)上，根據(jù)實(shí)際情況改造而來。由于系統(tǒng) ADD8 的輸入輸

19、出的高低位與前幾個(gè)模塊的正好相反，所以為了實(shí)現(xiàn)功能對(duì) ADD8 進(jìn)行了改裝。改裝后內(nèi)部結(jié)構(gòu)如圖 2。13 所示。 圖 2。13 改裝后加法器內(nèi)部結(jié)構(gòu)圖2。3 仿真調(diào)試仿真調(diào)試仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能、時(shí)序的正確性，本設(shè)計(jì)中主要采用功能仿真方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真。通過多組數(shù)據(jù)進(jìn)行仿真測(cè)試，分別對(duì)兩個(gè)正數(shù)相乘，一個(gè)正數(shù)與一個(gè)負(fù)數(shù)相乘，兩個(gè)負(fù)數(shù)相乘結(jié)果進(jìn)行檢驗(yàn)。（1）建立仿真波形文件及仿真信號(hào)選擇）建立仿真波形文件及仿真信號(hào)選擇功能仿真時(shí)，首先建立仿真波形文件,選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè)置參數(shù)，選定的仿真信號(hào)和設(shè)置的參數(shù)如表 2。 3 所示。表表 2 2。3 3 仿真信號(hào)相關(guān)參數(shù)表仿

20、真信號(hào)相關(guān)參數(shù)表輸入信號(hào)輸入信號(hào)輸出信號(hào)輸出信號(hào)S1S1S7S7Y1Y1Y7Y7CLRCLRCLOCKCLOCKFJWFJWI0I0I7I701110110111011 00001000000100100000001000000001010101010101010 0 000000110000001111110111111011 00001000000100100000001000000001010101010101010 0 111111001111110011110111111011 10001001000100100000001000000001010101010101010 0 000

21、0001100000011（2）功能仿真結(jié)果與分析）功能仿真結(jié)果與分析仿真結(jié)果分別如圖 2。14、所示。)(a)(b)(c)(a )(b)(c圖 2.14 功能仿真波形結(jié)果由表 2。3 和圖 2.14 所示信息對(duì)比可知，多組仿真都完全正確，說明本設(shè)計(jì)能實(shí)現(xiàn)補(bǔ)碼一位乘法計(jì)算功能。第 3 章 編程下載與硬件測(cè)試3。1 編程下載編程下載利用 COP2000 仿真軟件的編程下載功能，將得到.bit 文件下載到 XCV200 實(shí)驗(yàn)板的 XCV200 可編程邏輯芯片中。3。2 硬件測(cè)試及結(jié)果分析硬件測(cè)試及結(jié)果分析利用 XCV200 實(shí)驗(yàn)板進(jìn)行硬件功能測(cè)試.定點(diǎn)補(bǔ)碼一位乘法器的輸入數(shù)據(jù)通過XCV200 實(shí)驗(yàn)

22、板的輸入開關(guān)實(shí)現(xiàn),輸出數(shù)據(jù)通過 XCV200 實(shí)驗(yàn)板的 LED 指示燈實(shí)現(xiàn),其對(duì)應(yīng)關(guān)系如表 3。1 所示。 表表 3.1 XCV200 實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系XCV200芯片引腳信號(hào)芯片引腳信號(hào)XCV200實(shí)驗(yàn)板實(shí)驗(yàn)板P95K0：6P96K0:5P97K0：4P100K0：3P101K0:2P102K0：1P103K0：0P80K1：6P81K1：5P82K1:4P84K1：3P85K1:2P86K1：1P87K1:0P63K2：7P73K2：0P72K2：1P71K2：2P70K2:3P66K2：4P65K2：5P64K2:6P213P213P48K3：1P49K3：2P47K3:3利用表 2。3 中的輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測(cè)試輸出結(jié)果，即用 XCV200實(shí)驗(yàn)板的開關(guān) K0、K1 及 K2 控制數(shù)據(jù)輸入，同時(shí)觀察數(shù)碼顯示管和發(fā)光二極管顯示結(jié)果，得到如圖 3。1、所示的硬件測(cè)試結(jié)果。)(a)(b)(c )(a )(b)(c圖 3.1 硬件測(cè)試結(jié)果圖 參考文獻(xiàn) 1 曹昕燕. EDA 技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)M 。北京：清華大學(xué)出版社，20062 范延濱。微型計(jì)算機(jī)系統(tǒng)原理、接口與 EDA 設(shè)計(jì)技術(shù)M.北京