全差分CMOS運算放大器的設(shè)計

1、 CMOS運算放大器的設(shè)計 報告人： 指導(dǎo)老師： 二0一三年十一月 目錄第一章 緒論41.1設(shè)計平臺及軟件介紹41.1.1 PSPICE簡介41.1.2 L-Edit簡介41.1.3 Cadence OrCAD Capture簡介41.2 設(shè)計方法51.2.1CMOS運算放大器設(shè)計方法51.2.2運算放大器的性能優(yōu)化5第二章 全差分運算放大器基礎(chǔ)72.1 MOS器件基本特性72.1.1 MOSFET的結(jié)構(gòu)和大信號特性72.1.2 MOSFET的小信號模型82.2運算放大器概述92.3全差分運算放大器特點10第三章 CMOS模擬運放設(shè)計123.1設(shè)計目標123.2電路結(jié)構(gòu)分析123.3.1 輸入

2、級設(shè)計133.3.2電流鏡電路143.3.3偏置電路153.3.4 輸出級163.3.5 整體電路16第四章 運放參數(shù)的模擬與測量184.1瞬態(tài)分析184.2 溫度特性194.3輸出阻抗204.4交流特性分析215.1版圖設(shè)計基礎(chǔ)225.1.1設(shè)計流程225.1.2 L-edit中的版圖設(shè)計235.2 版圖設(shè)計245.3版圖參數(shù)的提取并仿真255.3.1版圖參數(shù)的提取和修改255.3.2電路仿真26第六章 總結(jié)28【參考資料】29附錄：30一、Pspice仿真代碼：301、原理層次仿真代碼（偏置電壓由直流電壓直接替代）302、MOS分壓電路中MOS寬長比確定電路313、最終Pspice仿真代碼

3、32二、版圖生成代碼33三、版圖修改代碼36 第一章 緒論 1.1設(shè)計平臺及軟件介紹1.1.1 PSPICE簡介 PSPICE是由SPICE（Simulation Program with Intergrated Circuit Emphasis）發(fā)展而來的用于微機系列的通用電路分析程序。于1972年由美國加州大學(xué)伯克利分校的計算機輔助設(shè)計小組利用FORTRAN語言開發(fā)而成，主要用于大規(guī)模集成電路的計算機輔助設(shè)計。PSPICE仿真軟件具有強大的電路圖繪制功能、電路模擬仿真功能、圖形后處理功能和元器件符號制作功能，以圖形方式輸入，自動進行電路檢查，生成圖表，模擬和計算電路。它的用途非常廣泛，不僅

4、可以用于電路分析和優(yōu)化設(shè)計，還可用于電子線路、電路和信號與系統(tǒng)等課程的計算機輔助教學(xué)。與印制版設(shè)計軟件配合使用，還可實現(xiàn)電子設(shè)計自動化。被公認是通用電路模擬程序中最優(yōu)秀的軟件，具有廣闊的應(yīng)用前景。1.1.2 L-Edit簡介 L-Edit是專用集成電路設(shè)計軟件TannerTools中的主要版圖設(shè)計軟件，是一個用來制造集成電路掩膜的版圖設(shè)計工具。L-Edit中的層與掩膜生產(chǎn)過程相關(guān)聯(lián)，不同的層能被方便地顯示為不同的顏色和樣式，并且每層間相互獨立。L-Edit以文件、單元、簡單的掩膜的形式描述版圖設(shè)計。其最大的特點是速度快、功能強、使用方便和分層設(shè)計。1.1.3 Cadence OrCAD Cap

5、ture簡介 Cadence、OrCAD、Capture 是線路圖輸入系統(tǒng)，具有快捷、通用的設(shè)計輸入能力，針對設(shè)計一個新的模擬電路、修改現(xiàn)有的一個 PCB 的線路圖、或者繪制一個 HDL 模塊的方框圖，都提供了所需要的全部功能。它運行在 PC 平臺，用于 FPGA 、 PCB 和Cadence、OrCAD、PSpice設(shè)計應(yīng)用中，它是業(yè)界第一個真正基于 Windows 環(huán)境的線路圖輸入程序，易于使用的功能及特點已使其成為線路圖輸入的工業(yè)標準。1.2 設(shè)計方法1.2.1CMOS運算放大器設(shè)計方法CMOS運算放大器的設(shè)計通常包括結(jié)構(gòu)設(shè)計和器件設(shè)計兩個狀態(tài)。首先，尋找可行的結(jié)構(gòu)，如果選擇的結(jié)構(gòu)不符合

6、要求，則需要修改結(jié)構(gòu)或重新設(shè)計。一旦 符合條件，接著進行器件設(shè)計，確定直流工作點、器件尺寸和偏置網(wǎng)絡(luò)，必須仔細計算器件的尺寸以滿足運放的交、直流要求。為了滿足所有的設(shè)計指標，這兩個設(shè)計步驟需要重復(fù)的進行。下圖給出了運算放大器的設(shè)計流程： 圖1.1：模擬運算放大器設(shè)計流程 1.2.2運算放大器的性能優(yōu)化 “理想”運放具有以下的特性：無限大的輸入阻抗和輸出電流；無限大的轉(zhuǎn)換速率和開環(huán)增益；無噪聲、失調(diào)、功耗浪費和信號失真；無負載、頻率和電源電壓的限制。事實上，沒有運放能達到以上所有的特性。在實際的設(shè)計中，運放參數(shù)中的大多數(shù)都會互相牽制，這將導(dǎo)致設(shè)計變成一個多維優(yōu)化的問題。如下圖“模擬電路設(shè)計八邊形

7、法則”所示，這樣的折衷選擇、互相制約對高性能放大器的設(shè)計提出了許多難題，要靠理論和經(jīng)驗才能得到一個較佳的折衷方案。 圖1.2：模擬電路設(shè)計八邊形法則 第二章 全差分運算放大器基礎(chǔ) 本章主要介紹MOS器件的一些特性，以及運算放大器的相關(guān)內(nèi)容。2.1 MOS器件基本特性2.1.1 MOSFET的結(jié)構(gòu)和大信號特性 下面為N溝道增強型MOS管的剖面圖及其輸出特性曲線。圖2.1：強反型時增強型NMOS管的剖面圖 圖2.2：NMOS管的i-u特性 CMOS管的強反型區(qū)： 當(dāng)MOS器件的柵源電壓大于閾值電壓時，稱之為強反型狀態(tài)。當(dāng)時，器件飽和區(qū)，這里的，與分別指MOS管的漏源電壓、柵源電壓和閾值電壓。實際上

8、，在MOS運放設(shè)計中，大部分的MOS管都是工作在飽和狀態(tài)，因為對于給定的漏極電流和器件尺寸來說，工作在飽和區(qū)可以提供穩(wěn)定的電流和比較大的電壓增益。在飽和區(qū)，MOS器件的漏極電流和柵源電壓的關(guān)系由下式?jīng)Q定： 式中uN為NMOS溝道中電子遷移率，COX為柵氧化區(qū)單位面積電容，W為有效溝道寬度，L是有效溝道長度，KN為NMOS管的導(dǎo)電因子。在模擬電子電路中，MOSFET的跨導(dǎo)gm是一個重要的參數(shù)。根據(jù)上式可求得MOSFET在飽和區(qū)靜態(tài)工作點處的小信號跨導(dǎo)： 或者 可見MOSFET的飽和區(qū)的跨導(dǎo)不僅與它的工作電流有關(guān)，而且可通過選擇器件尺寸加以改變。正因為如此，使MOS模擬IC的設(shè)計更為靈活。2.1.

9、2 MOSFET的小信號模型 當(dāng)NMOS管在直流偏置作用下工作于飽和區(qū)時，其交流小信號等效模型如下圖所示，在電路計算中，由MOS管的大信號模型算出電路的靜態(tài)工作點后，就必須由小信號等效模型來分析電路。小信號模型是能簡化計算工作的線性模型，它是在一定的電壓電流下有效，它的各項參數(shù)依賴于大信號模型參數(shù)和直流變量。圖2.3：MOSFET的小信號模型 上圖列出手工設(shè)計時的簡化等效電路模型，各參數(shù)定義如下：柵-襯底電容和源-襯底電容；、 、柵-漏電容； 飽和區(qū)跨導(dǎo)： 令 可以表示為： 輸出電阻為： 輸出電阻影響模擬電路的許多特性，例如，它限制著大多數(shù)放大器的最大電壓增益。在簡化的手工分析中，可以使用近似

10、表達式： 2.2運算放大器概述運算放大器是模擬電路設(shè)計中用途最廣/最重要的部件，大量的具有復(fù)雜程度的運放被用來實現(xiàn)各種功能：從直流偏置產(chǎn)生到高速放大或濾波。運算放大器是具有足夠正向增益的放大器（受控源），當(dāng)加負反饋時，閉環(huán)傳輸函數(shù)與運算放大器的增益幾乎無關(guān)。利用這個原理可以設(shè)計出很多有用的模擬電路和系統(tǒng)。對運算放大器最主要的一個要求是有一個足夠大的開環(huán)增益以符合負反饋的概念。單級放大器大多沒有足夠大的增益，因此多數(shù)CMOS運放采用兩級或多級增益。最常用的運算放大器之一是兩級運算放大器，下圖為最常用的兩級運算放大器的框圖。 圖2.4：運算放大器的基本結(jié)構(gòu) 上圖描述了運算放大器的重要組成部分，CM

11、OS運算放大器在結(jié)構(gòu)上非常類似于雙極型運算放大器。輸入級主要作用是放大差模輸入信號，由差分放大電路組成，有時會提供一個差分到單端的轉(zhuǎn)換，利用它的對稱性可以提高整個電路的共模抑制比，可以改善噪聲和失調(diào)性能，且具有很強的抗干擾能力，并具有溫度漂移下、級間易直接耦合。增益級這一級的主要作用是提高電壓的增益，如果差分輸入級沒有完成差分到單端的轉(zhuǎn)換，那么這個工作應(yīng)該由這級來完成。輸出級輸出級一般由源極跟隨器或推挽放大器組成，用于降低輸出阻抗，維持大的信號擺幅。偏置電路主要用于為每只晶體管建立適當(dāng)?shù)撵o態(tài)工作點。 補償電路在運算放大器中加負反饋，用以保持整個電路工作的穩(wěn)定。 2.3全差分運算放大器特點現(xiàn)代模

12、擬集成電路中，高性能的運放多采用全差分形式。所謂全差分運放，指的是輸入輸出均為差分形式的運算放大器。全差分運放同普通的單端輸出運放相比，有以下幾個優(yōu)點： 1. 全差分運放具有低噪聲特性，由于全差分運放電路的結(jié)構(gòu)完全對稱，因而在理想情況下，外部噪聲對運放的兩條信號通路所產(chǎn)生的影響完全相同。在實際電路中，外部噪聲對不同的信號通路的影響不可能是完全相同的。因此，全差分運放雖然能夠抑制噪聲，但也只能是抑制共模噪聲，對差模噪聲全差分也無能為力。然而，相對于單端輸出的運放來說，其噪聲特性還是有較明顯改善的。2. 全差分運放具有較大的輸出電壓擺幅，由于全差分運放的輸出為差模輸出，因而其輸出電壓擺幅同普通運放

13、相比可以變大一倍。此外，互補的輸出信號除了可以使運放的輸出擺幅變大一倍之外，還使得運放的增益可以提高大約6db，從而可以在低電源電壓下實現(xiàn)高增益和寬擺幅輸出。3. 由于全差分運放的輸出信號擺幅增大，同時其共模噪聲得到抑制，因為信噪比隨之增加。4. 全差分形式可以較好的抑制諧波失真的偶數(shù)階項。 第三章 CMOS模擬運放設(shè)計 通過上章對運算的簡單介紹，本章提出設(shè)計目標，并選擇適當(dāng)?shù)慕Y(jié)構(gòu)進行設(shè)計。3.1設(shè)計目標本CMOS運放的設(shè)計的性能指標如下表所示： 表3.1 性能參數(shù) 參數(shù)描述設(shè)計值 電源電壓 5V 工作溫度050度輸出形式 差分輸出 幅值增益 （1100mv的10MHz信號）30倍單位增益帶寬

14、 大于500MHz 共模抑制比80db 輸出擺幅正負3V 建立時間小于100ns 轉(zhuǎn)換速率大于150V/us 3.2電路結(jié)構(gòu)分析運算放大器的結(jié)構(gòu)主要有三種：（A）簡單兩級運放，two_stage；（B）折疊共源共柵，folder_cascode；（C）共源-共柵，telescopic，以下為各主要形式運放的對比： 表3.2 各類運放結(jié)構(gòu)對比 增益 擺幅 速度 功耗 噪聲 套筒式共源共柵 中 中 高 低 低 折疊式共源共柵 中 中 高 中 中 兩極運放 高 高 低 中 低 增益提高運放 高 中 中 高 中 折疊式運放與套筒式運放相比，輸出擺幅相對較大(比套筒式運放少折疊一個MOS管)，這是以較大

15、功耗、較小的增益、較小的帶寬和較大的噪聲獲得的。盡管如此，折疊式運放比套筒式運放運用的更為廣泛，因為它可以直接接成跟隨形式(折疊式常用于單級運放，兩極運放中，第一級還是常用套筒式運放) ，而套筒式運放不能接成跟隨器形式(僅用作跟隨器時，利用自舉技術(shù)可以解決這一問題)。不論那種結(jié)構(gòu)，雙端輸出比單端輸出帶寬更寬(沒有“鏡像極點”)。 結(jié)合運放的設(shè)計指標要求，選擇運放電路的結(jié)構(gòu)時，需綜合考慮： （1） 工作電壓低，提高信噪比，要求輸出擺幅能達到軌對軌的范圍； （2） 為了能夠達到高增益，需要采用共源共柵結(jié)構(gòu)，這樣就限制了輸出擺幅，為此，選用兩運放；第一級提供高增益，第二級提供軌對軌的輸出擺幅，這樣的

16、兩級結(jié)構(gòu)可以兼顧電壓增益和輸出擺幅的要求，一般很少使用多余兩級的運放結(jié)構(gòu)，因為那樣很難保證系統(tǒng)的穩(wěn)定性。（3） 為了盡量降低功耗，第一級電路選用折疊式共源共柵運放結(jié)構(gòu)，輸出級用簡單的共源跟隨器，從而提高系統(tǒng)的帶負載能力； （4） 兩級結(jié)構(gòu)需要采用頻率補償技術(shù)來保證系統(tǒng)的穩(wěn)定性，因而補償電路是必不可少的。綜合上述，得到設(shè)計的結(jié)構(gòu)為共源共柵放大+共源跟隨輸出緩沖。 圖3.1 共源共柵差動對3.3具體設(shè)計過程3.3.1 輸入級設(shè)計 綜合考慮采用共源共柵放大+共源跟隨輸出緩沖的結(jié)構(gòu)，套筒式的共源共柵結(jié)構(gòu)，雖然頻率特性較好，又因為它只有兩條主支路，所以功耗比較小。但是這些都是以減小輸入范圍和輸出擺幅為代

17、價的。但是考慮到對運算放大器的具體要求該運算放大器的具體要求主要在小信號范疇，而且增益在10MHz信號輸入時只有30倍的要求。為了簡化設(shè)計電路，在設(shè)計要求下具體電路采用了套筒式共源共柵結(jié)構(gòu)。 圖3.2 套筒式的共源共柵結(jié)構(gòu)3.3.2電流鏡電路電流鏡遵循的原理是：如果兩個相同MOS管的柵-源電壓相等，那么溝道電流也應(yīng)該相等。電流鏡類型主要有基本電流鏡、Cascode電流鏡、威爾遜電流鏡、改進的威爾遜電流鏡和電壓減少的共源共柵電流鏡。 本設(shè)計采用性能較好的穩(wěn)控性共源共柵電流源。經(jīng)過試驗可以達到運放電路所需。圖3.3 電流鏡電路3.3.3偏置電路 模擬電路設(shè)計的一個最重要的部分是偏置電路，偏置電路的

18、目的是為了確定晶體管的合適DC靜態(tài)工作點，確定了合適的直流靜態(tài)工作點后就可以確定穩(wěn)定的、可以預(yù)測的DC漏極電流以及DC漏極電壓，以確保輸入信號工作在飽和區(qū)。偏置電路時形成運放的基礎(chǔ)，它給各種電路例如差分輸入級、增益級以及輸出級等提供精確的偏置，以使其正常穩(wěn)定的工作。本電路處于簡化電路的角度，采用了MOS管直接分壓來提供偏置電路。 圖3.4 MOS分壓電路3.3.4 輸出級 輸出級采用源極跟隨器，源跟隨器中的電流源的大小取決于運算放大器所需要的吸收電流的能力。使用有源負載的源跟隨電路如圖所示： 圖3.5 源輸出級電路 3.3.5 整體電路 綜合以上，在設(shè)計時，為了更方便地得到各個偏置電壓的大小，

19、首先使用偏置直流電源代替偏置電壓，得到偏置電壓大小后再來確定，MOS管分壓所需的寬長比例，這里的網(wǎng)單將在附錄中給出，最終得到整體的電路圖如下： 圖3.6 整體運放電路圖第四章 運放參數(shù)的模擬與測量 前面從理論上完成了電路的設(shè)計，要最終完成運放電路的設(shè)計，需要對所設(shè)計的運放電路進行反復(fù)的仿真和測試，這些工作是必不可少的。本章對所設(shè)計的CMOS運放電路做出仿真，直到各項指標達到或接近設(shè)計要求為止。 采用實驗提供的MOS管模型，運用PSPICE軟件工具對所設(shè)計的電路進行仿真，運放的電源電壓VDD取5V，環(huán)境溫度為25度，代碼在附錄中給出。4.1瞬態(tài)分析此分析主要是為了觀察在輸入為1100MV范圍的1

20、0MHZ交流信號時，輸出電壓增益大小以及其線性度。以下個圖分別為輸入為1MV10MV100MV時第一級和第二級輸出級的電壓波形。（其中綠色為共源共柵輸出，紅色為最后緩沖級輸出） 輸入為1mv時的一二級輸出：輸入為10mv時的一二級輸出：輸入為100mv時的一二級輸出： 圖4.1 1mv 、10mv 、100mv時的輸出信號由輸出結(jié)果可以看出運放的設(shè)計滿足10MHz信號輸入30倍放大倍數(shù)，小信號時第二級對信號的放大能力較強，而在較大信號是第二級放大能力有限，同時第二級放大電路也起到了減小輸出阻抗，增大對后級的驅(qū)動能力的功能。但是在信號輸入1mv100mv中，運放的放大倍數(shù)有所不同，中間放大倍數(shù)相

21、差約為6倍，線性度基本可以接受，但是仍需改善。4.2溫度特性由.TEMP -45 0 50 100代碼可以直接得到不同溫度下的輸出波形。 100mv 時溫度特性 10mv時的溫度特性 圖4.2 100mv、10mv時的溫度特性分析由圖可以看出，在輸入信號為10mv時，輸出電壓在-45度時的曲線與其他溫度下的輸出差距較大?？梢娫谳斎胄盘栞^大時，運放的溫度特性要相對好些。4.3輸出阻抗 運放的輸出阻抗大小可以反映運放的帶負載能力，利用PSPICE中的TF函數(shù)可以直接得到運放的輸出阻抗。輸出阻抗測試代碼 .TF V(13) V2 圖4.3 輸出阻抗 由上圖可見，輸入阻抗為10E20歐姆，輸出阻抗為5

22、475歐姆。由網(wǎng)單中顯示的輸出阻抗可以分析運放的驅(qū)動能力，從上圖可以看出，這個運放的輸出阻抗相對較大，對下一級的驅(qū)動能力不足，這主要是在第二級設(shè)計的時候MOS管的溝道寬度較小，若在放大倍允許的情況下加大第二級MOS管的溝道寬度，這樣就可以減小放大器的輸出阻抗，從這點也可以分析出，第一級提供足夠的放大倍數(shù)對整個運放的設(shè)計尤為重要。如果采用增益更高的折疊共源共柵結(jié)構(gòu)則運放的第一級增益更大，但那是以增加運放功耗和電路復(fù)雜度為代價的。4.4交流特性分析 交流特性反映的是運放的增益帶寬積，增益帶寬積越大意味著在相通的增益下運放的帶寬更大，這樣對于寬頻率小信號有更好的放大效果。 圖4.4 交流特性分析由上

23、圖可以看出運放的頻率帶寬為1MHz10MHz。滿足題目對運放設(shè)計的要求。 第五章 版圖設(shè)計版圖設(shè)計是通過EDA設(shè)計工具，進行集成電路后端的版圖設(shè)計和驗證，最終產(chǎn)生送交供集成電路制造用的GDSII數(shù)據(jù)。版圖設(shè)計是根據(jù)產(chǎn)品前段設(shè)計線路或文件要求，按照工藝設(shè)計規(guī)則,設(shè)計電路的版圖，并對產(chǎn)品版圖進行規(guī)則檢查，電路與版圖匹配檢查；完成用于生產(chǎn)加工的電路最終設(shè)計！ 本章主要討論版圖設(shè)計的有關(guān)基本概念、設(shè)計方法和設(shè)計過程。5.1版圖設(shè)計基礎(chǔ)5.1.1設(shè)計流程 集成電路設(shè)計的獨特之處在于不只是需要懂得電路圖。一個電路盡管在電路圖級的定義和功能都正常，但是如果物理設(shè)計不正確，也會導(dǎo)致失敗。在集成電路設(shè)計中，物理

24、層設(shè)計稱作版圖設(shè)計。版圖是集成電路物理設(shè)計的結(jié)果，也是整個集成電路設(shè)計的最終結(jié)果，同時是集成電路設(shè)計與制造的唯一聯(lián)系。版圖設(shè)計的一般流程如下圖所示： 圖5.1 版圖設(shè)計流程 首先是根據(jù)電路原理圖畫出對應(yīng)的版圖，即把對應(yīng)的器件擺好，完成連線。但由于版圖的制造精度有限，所以版圖必須滿足一定的要求，這就需要通過版圖設(shè)計規(guī)則來約束。設(shè)計規(guī)則是集成電路設(shè)計與制造的橋梁，這些規(guī)定是以掩模板各層幾何圖形的寬度、間距及重疊等最小容許值的形式出現(xiàn)的。設(shè)計規(guī)則本身并不代表光刻、化學(xué)腐蝕、對準容差的極限尺寸，它所代表的是容差的要求。通俗的講，就是保證集成電路在制作過程中工藝能力所能達到的、保證芯片不出問題所提出的對

25、版圖設(shè)計的各種約束條件。版圖畫完后，需要用軟件依據(jù)DRC文件來進行“設(shè)計規(guī)則檢查”（Design Rule Check, DRC），以驗證所畫的版圖是否完全符全版圖的設(shè)計規(guī)則。當(dāng)版圖沒有DRC錯誤，完全合乎設(shè)計規(guī)則后，再依靠LVS文件，將它和電路原路進行比較，最后再進行電路網(wǎng)單的提取。5.1.2 L-edit中的版圖設(shè)計 我們知道，集成電路是一層一層的制造出來的，那么作為表示它物理構(gòu)造的版圖自然也使用不同的層來表示電路、器件的結(jié)構(gòu)。這些層基本和實際電路中的物理層相對應(yīng)。從版圖設(shè)計數(shù)據(jù)結(jié)果來說，它是由一些規(guī)則的集合圖形組成的，這些圖形分為若干層，每層圖形可以制造成一塊掩模板，不同的掩模板分別用于

26、不同的光刻工藝過程。本實驗中使用L-edit軟件來進行版圖設(shè)計，下表列出了L-edit中常用層的名稱與含義。表5.1版圖中層的定義 5.2 版圖設(shè)計本實驗中使用L-edit中nhp_n08的設(shè)計規(guī)則，針對本實驗的電路設(shè)計，此規(guī)則下需要使用到的元器件有NMOS、PMOS和電阻R，由于本設(shè)計中可能用到的電阻阻值較大，故選用N阱工藝的電阻R。所用到的元器件版圖如下所示： （a） （b） (C) 圖5.2 nhp_n08設(shè)計規(guī)則版圖 (a) NMOS (b)PMOS (c)N阱工藝的電阻R 圖5.3 叉指結(jié)構(gòu)的NMOS和PMOS根據(jù)L-edit的設(shè)計規(guī)則將MOS運放電路圖轉(zhuǎn)化的版圖如下： 圖5.4 C

27、MOS運放的整體版圖 本版圖的設(shè)計主要依據(jù)Pspice仿真網(wǎng)單來設(shè)計，布局與電路圖的布局也基本相同，由于MOS管的尺寸相差較大，所以在設(shè)計時充分采用了MOS管叉指結(jié)構(gòu)設(shè)計方法，有利于減小整體版圖的面積，使MOS管的排列更加規(guī)整。5.3版圖參數(shù)的提取并仿真5.3.1版圖參數(shù)的提取和修改版圖畫好之后，首先進行DRC（設(shè)計規(guī)則檢查）無誤之后就可以提取電路網(wǎng)單（見附錄），提取的網(wǎng)單并不能對其直接進行仿真來驗證版圖的正確性，還需要對網(wǎng)單進行適當(dāng)?shù)男薷?。如?（1） 參照原來設(shè)計的電路圖，判斷每一個MOS管的源和漏級是否正確，如不正確還需對其做出修改。（2） 為仿真方便，將所有對地的標號改為0。（3） 可

28、以適當(dāng)?shù)男薷囊r底的標號。（4） 仿真時還需要加上激勵和電源，另外如果直接仿真會提示沒有MODEL的錯誤，這時還需要將原來的MOS管模型加上才可以進行仿真。做了以上修改之后（電路網(wǎng)單見附錄），就可以對電路的不同參數(shù)進行仿真了。根據(jù)第四章的部分仿真性能參數(shù)進行仿真。主要作了直流瞬態(tài)分析以及交流頻率特性分析。 5.3.2電路仿真（1） 瞬態(tài)分析 輸入為1mv時的輸出輸入為10mv時的輸出輸入為100mv時的輸出 圖5.5 輸入為1、10、100MV時輸出波形 從上圖可以看出，由版圖提取的網(wǎng)單，PSpice仿真效果在放大倍數(shù)上比原來的網(wǎng)單偏小，但是線性度得到很大改善，在1mv100mv的范圍內(nèi)放大倍數(shù)

29、都穩(wěn)定在30倍左右，偏差不超過1倍，可見由版圖提取的參數(shù)與原來的網(wǎng)單還是有所差別的。（2）交流特性分析分析代碼：.AC DEC 100 100K 100MEG 圖 5.6 交流特性分析由上圖可以看出，運放的交流特性往低頻方向移動?？赡苁前鎴D的參數(shù)改變了MOS的電容大小，使得運放交流特性發(fā)生了改變。 第六章 總結(jié) 感謝帶我們這次實驗的學(xué)長、學(xué)姐以及一起實驗的同學(xué)，學(xué)長學(xué)姐在差分CMOS運放的設(shè)計中對我們進行了我們?nèi)痰闹笇?dǎo)，給予了我們很大幫助，這也是我們能夠順利完成這次實驗的關(guān)鍵，同時感謝常老師的指導(dǎo)，以及學(xué)校為我們提供了這過得去的實驗場地、儀器和設(shè)備，在此對相關(guān)人員表示衷心的感謝。 實驗中從收

30、集資料、查閱文獻、設(shè)計電路、進行理論分析、電路仿真、版圖設(shè)計到最后報告的完成，受益良多。通過此次實驗，了解了一個普通CMOS運算放大器的設(shè)計流程，對CMOS模擬集成電路設(shè)計理論和工藝技術(shù)有了一定的認識，特別是對全差分運放的各項參數(shù)加深了認識，以及學(xué)會鞏固了Pspice和L-Edit的使用，對MOS器件的設(shè)計有了一個初步的認識。實驗完成了CMOS運算放大器的設(shè)計，整個設(shè)計分為以下幾個部分： （1） 簡單介紹幾款設(shè)計軟件以及運算放大器設(shè)計的一些方法。（2） 對CMOS器件的模型和工作特性進行分析，這是設(shè)計放大電路的基礎(chǔ)。（3） 研究運算放大器的電路結(jié)構(gòu)和工作原理，在已有的技術(shù)成果基礎(chǔ)上提出自己的設(shè)

31、計方案并驗證設(shè)計的可行性，選擇合適的電路結(jié)構(gòu)分模塊進行設(shè)計。綜合考慮運放的技術(shù)指標和電路實現(xiàn)的繁簡性，把要設(shè)計的運算放大器分成許多子單元，然后在當(dāng)前可以實現(xiàn)的工藝基礎(chǔ)上選擇合適的結(jié)構(gòu)設(shè)計子單元，最后構(gòu)成整個運放電路。（4） 應(yīng)用PSPICE軟件對所涉及的電路進行各種參數(shù)的仿真； （5） 應(yīng)用L_edit軟件繪制電路的版圖，并對版圖進行參數(shù)提取以及電路的仿真。 此外這次綜合實驗還使我學(xué)會了如何分析MOS電路設(shè)計中出現(xiàn)的問題，怎么把一個復(fù)雜的問題一步步地剝離出來，找到問題的根源，把幾個交織在一起的問題理順再一個個地解決。 【參考資料】 【1】一種高增益帶寬CMOS全差分運算放大器朱小珍 西安電子科

32、技大學(xué) 【2】CMOS運放性能參數(shù)仿真規(guī)范芯?？萍加邢薰?【3】CMOS低壓微功耗折疊式共源-共柵運放設(shè)計張靜 江蘇大學(xué) 【4】一種全差動折疊共源共柵的CMOS放大器王紹清 徐肯 馮勇建 廈門大學(xué)【5】低壓低功耗CMOS模擬運算放大器的設(shè)計與研究趙增會 河北工業(yè)大學(xué)【6】模擬CMOS集成電路設(shè)計 Behzad Razavi 著陳貴燦 程軍 張瑞智 等譯西安交通大學(xué)出版社 【7】模擬電路的計算機分析與設(shè)計PSPICE程序應(yīng)用高文煥 汪慧 編 著 清華大學(xué)出版社 附錄：一、Pspice仿真代碼：1、原理層次仿真代碼（偏置電壓由直流電壓直接替代）CMOS AMP TESTM1 3 1 16 0 N

33、M W=60U L=2UM2 4 2 16 0 NM W=60U L=2UM3 6 5 3 0 NM W=48U L=2UM4 7 5 4 0 NM W=48U L=2UM5 6 8 9 12 PM W=30U L=2UM6 7 8 10 12 PM W=30U L=2UM7 9 11 12 12 PM W=28U L=2UM8 10 11 12 12 PM W=28U L=2U*mirorr current source*M13 16 17 0 0 NM W=60U L=2U M14 17 17 0 0 NM W=38U L=2UM15 17 17 12 12 PM W=5U L=2UVDD

34、 12 0 5*2 LEVELM10 13 7 12 12 PM W=30U L=2UM12 13 13 0 0 NM W=4U L=2UM9 15 6 12 12 PM W=30U L=2UM11 15 15 0 0 NM W=4U L=2U* voltage bias*VB3 11 0 DC 3.8VB2 8 0 DC 1.6VB1 5 0 DC 1.6 *VI1 1 0 AC 1M V1 1 0 SIN(1 50M 10MEG 0 0 0)*VI2 2 0 AC 1MV2 2 0 SIN(1 50M 10MEG 0 0 180).MODEL NM NMOS LEVEL=3 PHI=0.7

35、00000 TOX=3.9100E-08 XJ=2E-7 + VTO=0.7909 DELTA=7.2550E-01 LD=3.6790E-07 KP=5.4712E-05 + UO=619.5 THETA=4.2250E-02 RSH=3.2310E+01 GAMMA=0.5350 + NSUB=6.7240E+15 NFS=5.9090E+11 VMAX=1.9770E+05 ETA=8.3090E-02 + KAPPA=4.1240E-01 CGDO=4.8737E-10 CGSO=4.8737E-10 + CGBO=3.4582E-10 CJ=1.3214E-04 MJ=6.0852E

36、-01 CJSW=5.2994E-10 + MJSW=2.5789E-01 PB=4.0492E-01.MODEL PM PMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7+ VTO=-0.8561 DELTA=3.0980E-01 LD=4.5500E-07 KP=1.9226E-05 + UO=217.7 THETA=9.9290E-02 RSH=7.5840E+01 GAMMA=0.5452 + NSUB=6.9830E+15 NFS=5.9080E+11 VMAX=2.2870E+05 ETA=7.2030E-02 + KAPPA=9.99

37、90E+00 CGDO=6.0275E-10 CGSO=6.0275E-10 + CGBO=3.4742E-10 CJ=2.9728E-04 MJ=5.6053E-01 CJSW=4.2994E-10 + MJSW=3.3691E-01 PB=8.6041E-01 .OP*.AC DEC 100 10 10MEG*.PARAM X .5M*.STEP PARAM X .5M 50M 5M.TRAN .1US 2US.PROBE.END2、MOS分壓電路中MOS寬長比確定電路CMOS AMP TEST.PARAM AMP=10UM1 1 1 2 0 NM W=4U L=2UM2 2 2 0 0

38、NM W=AMP L=2UVDD 1 0 5.MODEL NM NMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7 + VTO=0.7909 DELTA=7.2550E-01 LD=3.6790E-07 KP=5.4712E-05 + UO=619.5 THETA=4.2250E-02 RSH=3.2310E+01 GAMMA=0.5350 + NSUB=6.7240E+15 NFS=5.9090E+11 VMAX=1.9770E+05 ETA=8.3090E-02 + KAPPA=4.1240E-01 CGDO=4.8737E-10 CGSO=4

39、.8737E-10 + CGBO=3.4582E-10 CJ=1.3214E-04 MJ=6.0852E-01 CJSW=5.2994E-10 + MJSW=2.5789E-01 PB=4.0492E-01.MODEL PM PMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7+ VTO=-0.8561 DELTA=3.0980E-01 LD=4.5500E-07 KP=1.9226E-05 + UO=217.7 THETA=9.9290E-02 RSH=7.5840E+01 GAMMA=0.5452 + NSUB=6.9830E+15 NFS=5.

40、9080E+11 VMAX=2.2870E+05 ETA=7.2030E-02 + KAPPA=9.9990E+00 CGDO=6.0275E-10 CGSO=6.0275E-10 + CGBO=3.4742E-10 CJ=2.9728E-04 MJ=5.6053E-01 CJSW=4.2994E-10 + MJSW=3.3691E-01 PB=8.6041E-01 .OP.TRAN 1US 20US.STEP PARAM AMP LIST 2U 4U 14U 15U 30U 50U 60U 70U 75U 90U 100U 120U 140U 150U 155U 158U.PROBE.END

41、3、最終Pspice仿真代碼CMOS AMP TESTM1 3 1 16 0 NM W=60U L=2UM2 4 2 16 0 NM W=60U L=2UM3 6 5 3 0 NM W=48U L=2UM4 7 5 4 0 NM W=48U L=2UM5 6 8 9 12 PM W=30U L=2UM6 7 8 10 12 PM W=30U L=2UM7 9 11 12 12 PM W=28U L=2UM8 10 11 12 12 PM W=28U L=2U*second level amp*2 LEVELM10 13 7 12 12 PM W=30U L=2UM12 13 13 0 0 NM

42、 W=4U L=2UM9 15 6 12 12 PM W=30U L=2UM11 15 15 0 0 NM W=4U L=2U*mirorr current source*M13 16 17 0 0 NM W=60U L=2U M14 17 17 0 0 NM W=38U L=2UM15 17 17 12 12 PM W=5U L=2UVDD 12 0 5* voltage bias*vb3*M16 11 11 12 12 PM W=60U L=2UM17 11 0 0 12 PM W=2U L=2U*vb2*M18 12 12 8 0 NM W=4U L=2UM19 8 8 0 0 NM W

43、=18U L=2U*vb1*M20 12 12 5 0 NM W=4U L=2UM21 5 5 0 0 NM W=30U L=2U *VINB1*M22 1 1 12 12 PM W=2U L=2UM23 1 1 0 0 NM W=68U L=2U*VINB2*M24 2 2 12 12 PM W=2U L=2UM25 2 2 0 0 NM W=68U L=2UC1 1 20 100PC2 2 21 100P *V1 20 0 SIN(0 5M 10MEG 0 0 0)*V1 20 0 AC 1 *V2 21 0 SIN(0 5M 10MEG 0 0 180)*V2 21 0 AC -1 .M

44、ODEL NM NMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7 + VTO=0.7909 DELTA=7.2550E-01 LD=3.6790E-07 KP=5.4712E-05 + UO=619.5 THETA=4.2250E-02 RSH=3.2310E+01 GAMMA=0.5350 + NSUB=6.7240E+15 NFS=5.9090E+11 VMAX=1.9770E+05 ETA=8.3090E-02 + KAPPA=4.1240E-01 CGDO=4.8737E-10 CGSO=4.8737E-10 + CGBO=3.4582E

45、-10 CJ=1.3214E-04 MJ=6.0852E-01 CJSW=5.2994E-10 + MJSW=2.5789E-01 PB=4.0492E-01.MODEL PM PMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7+ VTO=-0.8561 DELTA=3.0980E-01 LD=4.5500E-07 KP=1.9226E-05 + UO=217.7 THETA=9.9290E-02 RSH=7.5840E+01 GAMMA=0.5452 + NSUB=6.9830E+15 NFS=5.9080E+11 VMAX=2.2870E+05

46、 ETA=7.2030E-02 + KAPPA=9.9990E+00 CGDO=6.0275E-10 CGSO=6.0275E-10 + CGBO=3.4742E-10 CJ=2.9728E-04 MJ=5.6053E-01 CJSW=4.2994E-10 + MJSW=3.3691E-01 PB=8.6041E-01 .OP.TF V(13) V2.AC DEC 100 100K 100MEG*.TRAN 1US 2US*.TEMP -45 0 50 100.PROBE.END二、版圖生成代碼* Circuit Extracted by Tanner Research's L-Edi

47、t Version 8.30 / Extract Version 8.30 ;* TDB File: D:Tannermos_texttotall3.tdb* Cell: Cell0Version 1.157* Extract Definition File: .LEdit83Samplestechmosismhp_n08.ext* Extract Date and Time: 12/03/2013 - 18:52.include ext_devc.md* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor&

48、gt;* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* Warning: Layers with Zero Resistance.* <Pad C

49、omment>* <NMOS Capacitor>* <PMOS Capacitor>M65 4 4 1 1 PMOS L=2u W=15u AD=22.5p PD=18u AS=22.5p PS=18u * M65 DRAIN GATE SOURCE BULK (382.5 747 412.5 751) M64 1 4 4 1 PMOS L=2u W=15u AD=22.5p PD=18u AS=22.5p PS=18u * M64 DRAIN GATE SOURCE BULK (382.5 757 412.5 761) M63 4 4 1 1 PMOS L=2

50、u W=15u AD=22.5p PD=18u AS=45p PS=36u * M63 DRAIN GATE SOURCE BULK (382.5 767 412.5 771) M61 1 4 2 1 PMOS L=2u W=28u AD=84p PD=62u AS=84p PS=62u * M61 DRAIN GATE SOURCE BULK (158 747 214 751) M60 6 1 1 14 NMOS L=2u W=4u AD=12p PD=14u AS=12p PS=14u * M60 DRAIN GATE SOURCE BULK (-15 753.5 -7 757.5) M5

51、9 14 14 4 1 PMOS L=2u W=2u AD=10p PD=13u AS=10p PS=13u * M59 DRAIN GATE SOURCE BULK (364.5 677 368.5 681) M58 4 4 1 1 PMOS L=2u W=15u AD=22.5p PD=18u AS=45p PS=36u * M58 DRAIN GATE SOURCE BULK (382.5 737 412.5 741) M57 3 1 1 14 NMOS L=2u W=4u AD=12p PD=14u AS=12p PS=14u * M57 DRAIN GATE SOURCE BULK (320 711.5 328 715.5) M56 14 3 3 14 NMOS L=2u W=30u AD=90p PD=66u AS=90p PS=66u * M56 DRAIN GATE SOURCE BULK (245.5 653 305.5 657) M54 10 6 2 1 PMOS L=2u W=30u AD=90p PD=66u AS=90p PS=66u * M54 DRAIN GATE SOURCE BULK (153 702.5 213 706.5)