基于ＭＡＸ＋ＰｌｕｓⅡ軟件的數(shù)字電路設(shè)計(jì)

1、    基于軟件的數(shù)字電路設(shè)計(jì)    劉芳張永志【摘要】本文主要介紹max+plus軟件的設(shè)計(jì)流程并將其應(yīng)用到數(shù)字電路教學(xué)中,進(jìn)行了理論教學(xué)與仿真驗(yàn)證相結(jié)合的探索,為數(shù)字電路的邏輯驗(yàn)證和實(shí)驗(yàn)教學(xué)提供了一種新的方法?！娟P(guān)鍵詞】max+plus軟件;數(shù)字電路設(shè)計(jì);實(shí)例應(yīng)用在當(dāng)代社會(huì),電子產(chǎn)品更新?lián)Q代的速度越來越快,以往的電路設(shè)計(jì)方法已經(jīng)適應(yīng)不了這種挑戰(zhàn),隨著可編程邏輯器件集成規(guī)模的不斷擴(kuò)大,eda(electronic design automation)技術(shù)在現(xiàn)代電子系統(tǒng)設(shè)計(jì)領(lǐng)域的優(yōu)勢(shì)已有所突顯。eda技術(shù)是指以計(jì)算機(jī)為工作平臺(tái),融合了電子技術(shù)、計(jì)算機(jī)技術(shù)

2、、智能化技術(shù)最新成果的現(xiàn)代電子設(shè)計(jì)技術(shù)。美國altera公司推出的max+plus軟件被公認(rèn)為是最易使用、人機(jī)界面最友善的pld開發(fā)軟件,現(xiàn)已成為電子系統(tǒng)設(shè)計(jì)、電子產(chǎn)品開發(fā)領(lǐng)域中一種全新的手段和便捷的方法。一、max+plus簡(jiǎn)介max+plus可編程邏輯開發(fā)軟件結(jié)合了框圖界面和交互仿真能力的系統(tǒng)級(jí)設(shè)計(jì)和仿真工具,不用搭建硬件電路,即可對(duì)自己的設(shè)計(jì)進(jìn)行調(diào)試、驗(yàn)證,借助模擬示波器等虛擬設(shè)備直觀顯示仿真動(dòng)態(tài)結(jié)果。而且設(shè)計(jì)者可以在友好的界面下很簡(jiǎn)便、高效地設(shè)計(jì)出各種復(fù)雜的專用ic。因此,max+plusii對(duì)改善硬件系統(tǒng)設(shè)計(jì)環(huán)境,培養(yǎng)學(xué)生應(yīng)用系統(tǒng)級(jí)設(shè)計(jì)的能力,培養(yǎng)具有創(chuàng)新精神的應(yīng)用型、復(fù)合型專門人才

3、有很大的推動(dòng)作用。max+plus軟件的主要功能和特點(diǎn)有:(1)設(shè)計(jì)輸入、編譯、校驗(yàn)、仿真、器件編程與配置全部集成在統(tǒng)一的開發(fā)環(huán)境中,可以加快動(dòng)態(tài)調(diào)試,縮短開發(fā)周期。(2)設(shè)計(jì)環(huán)境與芯片結(jié)構(gòu)無關(guān),它支持epf10k等可編程邏輯器件系列,編譯程序還提供強(qiáng)大的邏輯綜合與優(yōu)化功能。(3)有豐富的模塊化設(shè)計(jì)工具和器件庫。(4)支持vhdl, verilog hdl和ahdl等硬件描述語言。(5)提供megacore系統(tǒng)級(jí)功能。(6)具有開放性的特點(diǎn),他允許設(shè)計(jì)人員添加自己的宏函數(shù)。二、max+plus設(shè)計(jì)流程max+plus軟件提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境,其全面的邏輯設(shè)計(jì)能力,使設(shè)計(jì)者只需運(yùn)用自己

4、熟悉的輸入工具(原理圖、硬件描述語言)進(jìn)行設(shè)計(jì),就可以將文本、圖形、波形等設(shè)計(jì)方法任意組合,建立起有層次的數(shù)字系統(tǒng),max+plus把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需要的格式。而max+plus的編譯器則可完成資源利用的最小化和邏輯綜合,把設(shè)計(jì)裝配成1個(gè)或多個(gè)器件并產(chǎn)生編程數(shù)據(jù)。此外,還可進(jìn)行功能仿真、定時(shí)仿真、延時(shí)預(yù)測(cè)等設(shè)計(jì)校驗(yàn)。使用max+plus設(shè)計(jì)數(shù)字系統(tǒng)的步驟如下:(1)設(shè)計(jì)輸入 用戶可使用max+plusii 10.0baseline提供的圖形編輯器和文本編輯器實(shí)現(xiàn)圖形、ahdl、vhdl或verilog hdl的輸入,也可輸入網(wǎng)表文件。(2)編譯 為完成對(duì)設(shè)計(jì)的處理, max+plus

5、ii10.0 baseline提供了一個(gè)完全集成的編譯器,可直接完成從網(wǎng)表提取到最后編程文件的生成。在編譯過程中生成一系列標(biāo)準(zhǔn)文件可進(jìn)行時(shí)序模擬、適配等。(3)項(xiàng)目校驗(yàn) 項(xiàng)目校驗(yàn)過程包括功能和時(shí)序仿真,其作用是測(cè)試邏輯操作和設(shè)計(jì)的內(nèi)部定時(shí),若有錯(cuò)誤則進(jìn)行修改并重新編譯。(4)項(xiàng)目編程 將設(shè)計(jì)的項(xiàng)目編程/配置到所選擇的器件中。三、數(shù)字電路設(shè)計(jì)舉例本例用vhdl語言來實(shí)現(xiàn)8選1多路選擇器,編寫程序如下:library ieee;use ieee.std_logic_1164 .all;entity mux isport(d0,d1,d2,d3,d4,d5,d6,d7: in std_logic;a

6、0,a1,a2: in std_logic;q: out std_logic);end mux;architecture rtl of mux issignal sel: std_logic_vector(2 downto 0);begin sel<=a2&a1;&a0;b:process(d0,d1,d2,d3,d4,d5,d6,d7,sel)begin if(sel="000")thenq<=d0;elseif(sel="001")thenq<=d1;elseif(sel="010")thenq&

7、lt;=d2;elseif(sel="011")thenq<=d3;elseif(sel="100")thenq<=d4;elseif(sel="101")thenq<=d5;elseif(sel="110")thenq<=d6;elseq<=d7;end if;end process;end rtl;上述8選1多路選擇器經(jīng)過時(shí)序仿真、功能仿真,仿真結(jié)果如圖1所示,結(jié)果完全達(dá)到了設(shè)計(jì)目的,仿真通過后就可將設(shè)計(jì)結(jié)果編程/下載到目標(biāo)器件中去。四、結(jié)束語eda技術(shù)是電子設(shè)計(jì)的發(fā)展趨勢(shì),利用eda工具max+plus可以代替設(shè)計(jì)者完成電子系統(tǒng)設(shè)計(jì)中的大部分工作,能夠方便靈活地設(shè)計(jì)出體積小而系統(tǒng)性高的數(shù)字電子系統(tǒng),徹底地改變傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計(jì)方法