微電子一些面試問(wèn)題(共17頁(yè))

1、亞穩(wěn)態(tài) Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保

2、持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)亞穩(wěn)態(tài)(metastability)的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。 在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時(shí)間要求。當(dāng)一個(gè)信號(hào)被寄存器鎖存時(shí)，如果信號(hào)和時(shí)鐘之間不滿足這個(gè)要求，Q端的值是不確定的，并且在未知的時(shí)刻會(huì)固定到高電平或低電平。這個(gè)過(guò)程稱為亞穩(wěn)態(tài)（Metastability）。 一些關(guān)于微電子方面的筆試題（zz) 1.FPGA和ASIC的概念，他們的區(qū)別。（未知）

3、答案：FPGA是可編程ASIC。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn). 2.建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打

4、入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability（亞穩(wěn)態(tài)）的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。3.什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試） 在組合邏輯中，由于門的輸入信號(hào)通

5、路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。4.列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題目）制造工藝：我們經(jīng)常說(shuō)的0.18微米、0.13微米制程，就是指制造工藝了。制造工藝直接關(guān)系到cpu的電氣性能。而0.18微米、0.13微米這個(gè)尺度就是指的是cpu核心中線路的寬度。線寬越小，cpu的功耗和發(fā)熱量就越低，并可以工作在更高的頻率上了。所以以前0.18微米的cpu最高的頻率比較低，用0.13微米制造工藝的cpu會(huì)比0.18微

6、米的制造工藝的發(fā)熱量低都是這個(gè)道理了。5.集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。（揚(yáng)智電子筆試）先介紹下IC開(kāi)發(fā)流程：1.）代碼輸入（design input)用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼語(yǔ)言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR圖形輸入: composer(cadence); viewlogic (viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具： Verolog： CADENCE Verolig-XL SYNOPSYS VCS

7、MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim模擬電路仿真工具： *ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）邏輯綜合（synthesis tools) 邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路；將初級(jí)仿真中所沒(méi)有考慮的門沿（gates delay）反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。7.解釋setup和hold time violation，畫圖說(shuō)明

8、，并說(shuō)明解決辦法。（威盛VIA 2003.11.06上海筆試試題）Setup/hold time是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿足setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。

9、建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。6、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。7、如何解

10、決亞穩(wěn)態(tài)。（飛利浦大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時(shí)鐘頻率2用反應(yīng)更快的FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播4改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大。8、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋） 同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要

11、復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。9、多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。（南山之橋） 不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響，其中對(duì)于單個(gè)控制信號(hào)可以用兩級(jí)同步器，如電平、邊沿檢測(cè)和脈沖，對(duì)多位信號(hào)可以用FIFO,雙口RAM，握手信號(hào)等?？鐣r(shí)域的信號(hào)要經(jīng)過(guò)同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時(shí)鐘域1中的一個(gè)信號(hào)，要送到時(shí)鐘域2，那么在這個(gè)信號(hào)送到時(shí)鐘域2之前，要先經(jīng)過(guò)時(shí)鐘域2的同步器同步后，才能進(jìn)入時(shí)鐘域2。這個(gè)同步器就是兩級(jí)d觸發(fā)器，其時(shí)鐘為

12、時(shí)鐘域2的時(shí)鐘。這樣做是怕時(shí)鐘域1中的這個(gè)信號(hào)，可能不滿足時(shí)鐘域2中觸發(fā)器的建立保持時(shí)間，而產(chǎn)生亞穩(wěn)態(tài)，因?yàn)樗鼈冎g沒(méi)有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來(lái)的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號(hào)。比如控制信號(hào)，或地址。當(dāng)同步的是地址時(shí)，一般該地址應(yīng)采用格雷碼，因?yàn)楦窭状a每次只變一位，相當(dāng)于每次只有一個(gè)同步器在起作用，這樣可以降低出錯(cuò)概率，象異步FIFO的設(shè)計(jì)中，比較讀寫地址的大小時(shí)，就是用這種方法。 如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來(lái)解決問(wèn)題。10、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）Del

13、ay < period - setuphold11、時(shí)鐘周期為T,觸發(fā)器D1的寄存器到輸出時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。（華為）T3setup>T+T2max,T3hold>T1min+T2min12、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06上海筆試試題）靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出

14、違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題；13、同步電路和異步電路的區(qū)別是什么？同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，

15、這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。14、什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差別？MOS場(chǎng)效應(yīng)管即金屬-氧化物-半導(dǎo)體型場(chǎng)效應(yīng)管，英文縮寫為MOSFET（Metal-Oxide-Semiconductor Field-Effect-Transistor），屬于絕緣柵型。其主要特點(diǎn)是在金屬柵極與溝道之間有一層二氧化硅絕緣層，因此具有很高的輸入電阻（最高可達(dá)1015）。它也分N溝道管和P溝道管，符號(hào)如圖1所示。通常是將襯底（基板）與源極S接在一起。根據(jù)導(dǎo)電方式的不同，MOSFET又分增強(qiáng)型、耗盡型

16、。所謂增強(qiáng)型是指：當(dāng)VGS=0時(shí)管子是呈截止?fàn)顟B(tài)，加上正確的VGS后，多數(shù)載流子被吸引到柵極，從而“增強(qiáng)”了該區(qū)域的載流子，形成導(dǎo)電溝道。耗盡型則是指，當(dāng)VGS=0時(shí)即形成溝道，加上正確的VGS時(shí)，能使多數(shù)載流子流出溝道，因而“耗盡”了載流子，使管子轉(zhuǎn)向截止。PNP與NPN的區(qū)別在表面上是以PN結(jié)的方向來(lái)定義的，實(shí)際上是以三極管的結(jié)構(gòu)材料來(lái)區(qū)分的。PNP是兩邊的棒料是鎵，中間的是硅。鎵是第三主族的元素，其核外為三個(gè)電子，硅是第四主族的元素，其核外有四個(gè)電子，這樣在兩個(gè)PN的方向上的順序是PNN的關(guān)系；相反NPN是兩邊的材料是硅，中間的是鎵，形成的PN結(jié)順序?yàn)镹PN的關(guān)系。順便說(shuō)明：P的意思是在

17、PN結(jié)上缺少電子，以空穴為主導(dǎo)電的材料，也叫P型材料；N的意思是在PN結(jié)上有多余的電子，以電子為主導(dǎo)電的材料，也叫N型材料。1設(shè)計(jì)原理#$#%W#$SDFGS$%&$%$%#$%#$%345_quPcnembYYO系統(tǒng)設(shè)計(jì)框圖如圖1所示。#$#%W#$SDFGS$%&$%$%#$%#$%345_quPcnembYYO#$#%W#$SDFGS$%&$%$%#$%#$%345_IGHcnembwHP根據(jù)不同分頻系數(shù)設(shè)置適當(dāng)?shù)挠?jì)數(shù)器周期，每個(gè)計(jì)數(shù)值對(duì)應(yīng)輸入時(shí)鐘信號(hào)fi的一個(gè)周期，讓q0只在fi的上升沿及適當(dāng)?shù)挠?jì)數(shù)范圍內(nèi)產(chǎn)生高電平，最后將q0和q1進(jìn)行邏輯或操作，進(jìn)而得到所需的

18、分頻信號(hào)fo。q1的作用是在奇數(shù)分頻中補(bǔ)足下降沿處半個(gè)時(shí)鐘周期，使其等占空比，以及在半整數(shù)分頻中，在時(shí)鐘下降沿處產(chǎn)生分頻信號(hào)的上升沿，以實(shí)現(xiàn)半整數(shù)分頻。#$#%W#$SDFGS$%&$%$%#$%#$%345_IGHcnembwHP下面介紹如何確定計(jì)數(shù)器周期以及q0、q1產(chǎn)生高電平輸出時(shí)各自的計(jì)數(shù)范圍。為敘述方便，現(xiàn)規(guī)定如下標(biāo)記：分頻系數(shù)為divide（MAX downto 0），其中MAX是分頻數(shù)對(duì)應(yīng)二進(jìn)制數(shù)的最高位，對(duì)于半整數(shù)分頻，最低位即第0位為小數(shù)位；q 0_count和q1_count分別為q0和q1產(chǎn)生高電平的計(jì)數(shù)范圍，并記divide（MAX downto 1）為a，di

19、vide（MAX downto 2）為b，divide（MAX downto 0）1為c。#$#%W#$SDFGS$%&$%$%#$%#$%345_quPcnembYYO #$#%W#$SDFGS$%&$%$%#$%#$%345_quPcnembYYO1.1偶數(shù)及奇數(shù)分頻#$#%W#$SDFGS$%&$%$%#$%#$%345_quPcnembYYO #$#%W#$SDFGS$%&$%$%#$%#$%345_quPcnembYYO計(jì)數(shù)器周期都為0到c。等占空比的偶數(shù)分頻很容易實(shí)現(xiàn)，在此不加敘述。對(duì)奇數(shù)分頻，只需當(dāng)q0_counta時(shí)q0輸出高電平，當(dāng)q1_cou

20、nta1時(shí)q1輸出一個(gè)周期的高電平，其他情況下q0和q1都為低電平，然后把q0和q1邏輯或，所得的輸出fo就是所需的基數(shù)分頻時(shí)鐘信號(hào)。#$#%W#$SDFGS$%&$%$%#$%#$%345_quPcnembYYO #$#%W#$SDFGS$%&$%$%#$%#$%345_quPcnembYYO1.2半整數(shù)分頻#$#%W#$SDFGS$%&$%$%#$%#$%345_IGHcnembwHP計(jì)數(shù)器周期為0到c。如果整數(shù)部分是偶數(shù)，只需當(dāng)q0_countb時(shí)q0輸出高電平，當(dāng)bq1_countab時(shí)q1輸出高電平，其他情況下，q0和q1都為低電平；如果整數(shù)部分是奇數(shù)，只需當(dāng)q0_counb時(shí)q0輸出高電平，當(dāng)bq1_countab輸出高電平，其他情況下q