2012聯(lián)發(fā)科數(shù)字IC設計筆試題1

1、2012聯(lián)發(fā)科數(shù)字ic設計第一波筆試題一、 請寫出unix系統(tǒng)下創(chuàng)建文件夾、刪除文件夾、xx、xx和xx操作的命令。因為這道題本人完全不會，所以基本上就瞅了一眼，后面幾個就不清楚了，但是可以肯定的是都是很基本的操作(*_*)。二、 簡答題（1） 請解釋latch與flip-flop的區(qū)別；關于latch的討論latch和flip-flop都是時序邏輯，區(qū)別為：latch同其所有的輸入信號相關，當輸入信號變化時latch就變化，沒有時鐘端；flip-flop受時鐘控制，只有在時鐘觸發(fā)時才采樣當前的輸入，產(chǎn)生輸出。當然因為二者都是時序邏輯，所以輸出不但同當前的輸入相關還同上一時間的輸出相關latc

2、h缺點：1、沒有時鐘端，不受系統(tǒng)同步時鐘的控制，無法實現(xiàn)同步操作；2、對輸入電平敏感，受布線延遲影響較大，很難保證輸出沒有毛刺產(chǎn)生；在xilinx和altera器件的slice和le中都能夠同時支持生產(chǎn)d-latch和d-ff，在這一層面上二者有什么區(qū)別暫時沒有想到。如果使用門電路來搭建latch和ff，則latch消耗的門資源比ff要少，這是latch比ff優(yōu)越的地方。 latch的最大缺點就是沒有時鐘端，和當前我們盡可能采用時序電路的設計思路不符。latch是電平觸發(fā)，相當于有一個使能端，且在激活之后（在使能電平的時候）相當于導線了，隨輸出而變化，在非使能狀態(tài)下是保持原來的信號，這就可以看

3、出和flip-flop的差別，其實很多時候latch是不能代替ff的 1.latch對毛刺敏感2.在asic中使用latch的集成度比dff高，但在fpga中正好相反，因為fpga中沒有標準的latch單元，但有dff單元，一個latch需要多個le才能實現(xiàn)3.latch將靜態(tài)時序分析變得極為復雜4.目前l(fā)atch只在極高端電的路中使用，如intel 的p4等cpu。fpga中有l(wèi)atch單元，寄存器單元就可以配置成latch單元，在xilinx v2p的手冊將該單元成為register/latch單元，附件是xilinx半個slice的結構圖。其它型號和廠家的fpga沒有去查證（2） 請解釋

4、阻塞賦值和非阻塞賦值的區(qū)別；（8樓buffon同學補充的哈）阻塞賦值操作符用等號(即 = )表示。為什么稱這種賦值為阻塞賦值呢？這是因為在賦值時先計算等號右手方向（rhs）部分的值，這時賦值語句不允許任何別的verilog語句的干擾，直到現(xiàn)行的賦值完成時刻，即把rhs賦值給 lhs的時刻，它才允許別的賦值語句的執(zhí)行。一般可綜合的阻塞賦值操作在rhs不能設定有延遲，(即使是零延遲也不允許)。從理論上講，它與后面的賦值語句只有概念上的先后，而無實質上的延遲。 阻塞賦值的執(zhí)行可以認為是只有一個步驟的操作： 計算rhs并更新lhs，此時不能允許有來自任何其他verilog語句的干擾。 所謂阻塞的概念是

5、指在同一個always塊中，其后面的賦值語句從概念上（即使不設定延遲）是在前一句賦值語句結束后再開始賦值的。 非阻塞賦值操作符用小于等于號 (即 <= )表示。為什么稱這種賦值為非阻塞賦值？這是因為在賦值操作時刻開始時計算非阻塞賦值符的rhs表達式，賦值操作時刻結束時更新lhs。在計算非阻塞賦值的rhs表達式和更新lhs期間，其他的verilog語句，包括其他的verilog非阻塞賦值語句都能同時計算rhs表達式和更新lhs。非阻塞賦值允許其他的verilog語句同時進行操作。非阻塞賦值的操作可以看作為兩個步驟的過程：在賦值時刻開始時，計算非阻塞賦值rhs表達式。在賦值時刻結束時，更新非

6、阻塞賦值lhs表達式。 非阻塞賦值操作只能用于對寄存器類型變量進行賦值，因此只能用在"initial"塊和"always"塊等過程塊中。非阻塞賦值不允許用于連續(xù)賦值。 在編程時應該注意以下問題：時序電路建模時，用非阻塞賦值。鎖存器電路建模時，用非阻塞賦值。用always塊建立組合邏輯模型時，用阻塞賦值。在同一個always塊中建立時序和組合邏輯電路時，用非阻塞賦值。在同一個always塊中不要既用非阻塞賦值又用阻塞賦值。不要在一個以上的always塊中為同一個變量賦值。用$strobe系統(tǒng)任務來顯示用非阻塞賦值的變量值在賦值時不要使用 #0 延遲（3）

7、請解釋setup time 和 hold time 之間的區(qū)別；setup time 是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）t時間到達芯片，這個t就是建立時間- setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。hold time 是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果hold time 不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 （4） xxx（5） xxx這里邊的好多題里邊的術語沒見過，或者說沒印象了，也屬于想做都沒法下手的，所以也沒花太多時間，請大家參加過的補充下嘛。三、 下圖是一個4位右移寄存器，0時刻的初始狀態(tài)為0110，請寫出5個時刻后的輸出。（這是問哦唯一會的一道題，可是只有5分b）四、 關于防抖動電路。輸入信號pai_in連續(xù)四次穩(wěn)定在同一電平是，則對其進行采樣，否則輸入無效。（1） 用vhdl或verilog描述該邏輯電路；（2） 給定各器件的時延，求系統(tǒng)運行的最大頻率，并給出簡要計算步驟。其中setup