3組合邏輯電路習(xí)題解答（精編版）

1、自我檢測(cè)題1組合邏輯電路任何時(shí)刻的輸出信號(hào)，與該時(shí)刻的輸入信號(hào)有關(guān)，與以前的輸入信號(hào)無關(guān)。2在組合邏輯電路中，當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能出現(xiàn)瞬間干擾窄脈沖的現(xiàn)象稱為 競(jìng)爭(zhēng)冒險(xiǎn)。38 線 3 線優(yōu)先編碼器74ls148 的優(yōu)先編碼順序是7i、6i、5i、0i，輸出為2y1y0y 。輸入輸出均為低電平有效。當(dāng)輸入7i6i5i0i為時(shí)，輸出2y1y0y 為 010。43 線8 線譯碼器74hc138 處于譯碼狀態(tài)時(shí)，當(dāng)輸入a2a1a0=001 時(shí)，輸出07yy= 。5實(shí)現(xiàn)將公共數(shù)據(jù)上的數(shù)字信號(hào)按要求分配到不同電路中去的電路叫數(shù)據(jù)分配器。6根據(jù)需要選擇一路信號(hào)送到公共數(shù)據(jù)線上的電路叫數(shù)據(jù)選擇器。

2、7一位數(shù)值比較器，輸入信號(hào)為兩個(gè)要比較的一位二進(jìn)制數(shù)，用a、b表示，輸出信號(hào)為比較結(jié)果： y(ab)、y(ab)和 y(ab)，則 y(ab)的邏輯表達(dá)式為ba。8能完成兩個(gè)一位二進(jìn)制數(shù)相加，并考慮到低位進(jìn)位的器件稱為全加器。9多位加法器采用超前進(jìn)位的目的是簡(jiǎn)化電路結(jié)構(gòu)。 （，）10組合邏輯電路中的冒險(xiǎn)是由于引起的。a電路未達(dá)到最簡(jiǎn)b電路有多個(gè)輸出c電路中的時(shí)延d邏輯門類型不同11用取樣法消除兩級(jí)與非 門電路中可能出現(xiàn)的冒險(xiǎn)，以下說法哪一種是正確并優(yōu)先考慮的？a在輸出級(jí)加正取樣脈沖b在輸入級(jí)加正取樣脈沖c在輸出級(jí)加負(fù)取樣脈沖d在輸入級(jí)加負(fù)取樣脈沖12當(dāng)二輸入 與非 門輸入為變化時(shí)，輸出可能有競(jìng)

3、爭(zhēng)冒險(xiǎn)。a0110b0010c1011d11 0113譯碼器 74hc138 的使能端321eee取值為時(shí)，處于允許譯碼狀態(tài)。a011 b100c101 d01014數(shù)據(jù)分配器和有著相同的基本電路結(jié)構(gòu)形式。a加法器b編碼器c數(shù)據(jù)選擇器d譯碼器15在二進(jìn)制譯碼器中，若輸入有4 位代碼，則輸出有個(gè)信號(hào)。a2 b4 c 8 d16 16比較兩位二進(jìn)制數(shù)a=a1a0和 b=b1b0，當(dāng) a b 時(shí)輸出 f=1，則 f 表達(dá)式是。a11bafb0101bbaafc001111bababafd0011babaf17集成 4 位數(shù)值比較器74ls85 級(jí)聯(lián)輸入 iab、ia=b、iab分別接 001， 當(dāng)輸

4、入二個(gè)相等的4 位數(shù)據(jù)時(shí)，輸出 fab、 fa=b、fab分別為。a010 b001 c100 d011 18實(shí)現(xiàn)兩個(gè)四位二進(jìn)制數(shù)相乘的組合電路，應(yīng)有個(gè)輸出函數(shù)。a 8 b9 c10 d11 19設(shè)計(jì)一個(gè)四位二進(jìn)制碼的奇偶位發(fā)生器（假定采用偶檢驗(yàn)碼），需要個(gè)異或門。a2 b3 c4 d520在圖中，能實(shí)現(xiàn)函數(shù)cbbaf的電路為。（a）（b）（c）圖a電路（a）b電路（ b）c電路（ c）d都不是習(xí)題1分析圖所示組合邏輯電路的功能，要求寫出與-或邏輯表達(dá)式，列出其真值表，并說明電路的邏輯功能。圖解： co=ab+bc+ac真值表a b c s co a b c s co 0 0 0 0 0 1

5、0 0 1 0 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 電路功能：一位全加器，a、b 為兩個(gè)加數(shù)，c 為來自低位的進(jìn)位，s是相加的和，co 是進(jìn)位。2已知邏輯電路如圖所示，試分析其邏輯功能。圖解：（ 1）邏輯表達(dá)式abcp1，abcbbpp12，abcaapp13，abcccpp14（2）真值表a b c f a b c f 0 0 0 0 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 0 1 0 1 1 1 1 1 1 0 （3）功能從真值表看出，abc=000 或 abc=111 時(shí)，

6、 f=0，而 a、b、c 取值不完全相同時(shí)，f=1。故這種電路稱為“不一致”電路。6試設(shè)計(jì)一個(gè)全減器組合邏輯電路。全減器是可以計(jì)算三個(gè)數(shù)x、y、bi的差，即d=x-y-ci。當(dāng)xy+bi時(shí)，借位輸出bo置位。解：設(shè)被減數(shù)為x，減數(shù)為y，從低位來的借位為bi，則 1位全減器的真值表如圖 (a) 所示，其中d為全減差，bo為向高位發(fā)出的借位輸出。（1）真值表xybidboxybidbo0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 由卡諾圖得電路圖7設(shè)計(jì)組合邏輯電路，將4 位無符號(hào)二進(jìn)制

7、數(shù)轉(zhuǎn)換成格雷碼。解： （1）列出 4 位二進(jìn)制碼4 位格雷碼的轉(zhuǎn)換真值表，如表所示。輸入輸出輸入輸出b3b2b1b0g3g2g1g0b3b2b1b0g3g2g1g00 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 0 0 1 0 1 0 1 1 1 1 1 0 0 1 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 0 1 0 1 1 1 1 0 1

8、0 0 1 0 1 1 1 0 1 0 0 1 1 1 1 1 0 0 0 （2）根據(jù)真值表分別畫出輸出變量g3，g2，g1，g0的卡諾圖，如圖4.1.2-12 所示?；?jiǎn)后，得33bg，232bbg，121bbg，010bbg（3）由邏輯表達(dá)式得電路實(shí)現(xiàn)，如圖所示。11試用卡諾圖法判斷邏輯函數(shù)式y(tǒng)（a，b，c，d）=m（ 0，1，4，5，12，13，14，15）是否存在邏輯險(xiǎn)象，若有，則采用增加冗余項(xiàng)的方法消除，并用與非 門構(gòu)成相應(yīng)的電路。解：卡諾圖如圖（a）所示。最簡(jiǎn)邏輯函數(shù)式為：此函數(shù)存在邏輯險(xiǎn)象。只要如圖所示增加冗余項(xiàng)cb即可，邏輯式變?yōu)椋河门c非 門構(gòu)成的相應(yīng)電路如圖(b)所示。（a）

9、（b）12已知)14,2, 1()13,12,11,10,9,8 ,7, 3,0(),(dmdcbay，求 y 的無競(jìng)爭(zhēng)冒險(xiǎn)的最簡(jiǎn)與-或 式。解：卡諾圖如圖所示：上式中cba為冗余項(xiàng)，以消除競(jìng)爭(zhēng)冒險(xiǎn)。13某一組合電路如圖所示，輸入變量（a，b， d）的取值不可能發(fā)生（0，1， 0）的輸入組合。分析它的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，如存在，則用最簡(jiǎn)單的電路改動(dòng)來消除之。圖解：解法 1：從邏輯圖得到以下表達(dá)式：根據(jù)表達(dá)式得到卡諾圖：但由于從卡諾圖可見，包圍圈有兩處相切，因此存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象?？梢酝ㄟ^相切點(diǎn)位置增加一個(gè)乘積項(xiàng)，得dabdcaacdcbcbaf進(jìn)一步分析，當(dāng)acd=000 時(shí)，bbf，由于輸入變量（a

10、， b，d）的取值不可能發(fā)生（ 0，1，0）的輸入組合，因此，當(dāng)acd=000 時(shí)， b 必然為 0，不會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)。因此，dca這一項(xiàng)不需要增加，只需要增加dab。電路圖為：解法二：如果邏輯表達(dá)式在某種取值下，出現(xiàn)aaf、bbf、ccf、ddf，就有可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)。根據(jù)邏輯表達(dá)式acdcbcbaf，aaf和ddf不會(huì)出現(xiàn)。當(dāng) a=c=d=0，出現(xiàn)bbf，但由于輸入變量（a，b，d）的取值不可能發(fā)生（0，1，0）的輸入組合，因此，當(dāng)acd =000 時(shí)， b 必然為 0，因此也不會(huì)產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)。只有當(dāng) a=b=1，d=0，出現(xiàn)ccf，存在競(jìng)爭(zhēng)冒險(xiǎn)問題，加冗余項(xiàng)dab可消除競(jìng)爭(zhēng)冒險(xiǎn)。14電路

11、如圖所示，圖中均為 2 線 4 線譯碼器。（1）欲分別使譯碼器處于工作狀態(tài)，對(duì)應(yīng)的c、d 應(yīng)輸入何種狀態(tài)（填表）；（2）試分析當(dāng)譯碼器工作時(shí)，請(qǐng)對(duì)應(yīng)a、b 的狀態(tài)寫出1310yy的狀態(tài)（填表）；（3）說明圖的邏輯功能。表表處 于 工 作 狀態(tài)的譯碼器c、d 應(yīng)輸入的狀態(tài)a b c d 0 0 0 1 1 0 1 1 圖解：處 于 工 作 狀態(tài)的譯碼器c、d 應(yīng)輸入的狀態(tài)a b c d 0 0 0 0 0 1 1 1 0 1 0 1 1 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 1 1 1 0 邏輯功能：由74ls139 構(gòu)成的 4 線 16 線譯碼器15圖所示電路是由3線 -

12、8 線譯碼器 74hc138 及門電路構(gòu)成的地址譯碼電路。試列出此譯碼電路每個(gè)輸出對(duì)應(yīng)的地址，要求輸入地址a7a6a5a4a3a2a1a0用十六進(jìn)制表示。圖解：由圖可見，74hc138 的功能擴(kuò)展輸入端必須滿足e11、032ee才能正常譯碼，因此 e1a31；542aae， 即 a41，a51；0763aae，即 a60，a70。所以，該地址譯碼器的譯碼地址范圍為a7a6a5a4a3a2a1a000111a2a1a0 0011100000111111，用十六進(jìn)制表示即為38h3fh。輸入、輸出真值表如表1 所示。表 1 地址譯碼器的真值表地址輸入譯碼輸出a7a6a5a4a3a2a1a038h

13、0 1 1 1 1 1 1 1 39h 1 0 1 1 1 1 1 1 3ah 1 1 0 1 1 1 1 1 3bh 1 1 1 0 1 1 1 1 3ch 1 1 1 1 0 1 1 1 3dh 1 1 1 1 1 0 1 1 3eh 1 1 1 1 1 1 0 1 3fh 1 1 1 1 1 1 1 0 16寫出圖所示電路的邏輯函數(shù)，并化簡(jiǎn)為最簡(jiǎn)與-或表達(dá)式。圖解：由圖（ a）寫出邏輯函數(shù)并化簡(jiǎn)，得17試用一片3 線-8 線譯碼器 74hc138 和最少的門電路設(shè)計(jì)一個(gè)奇偶校驗(yàn)器，要求當(dāng)輸入變量 abcd 中有偶數(shù)個(gè)1 時(shí)輸出為1，否則為 0。（ abcd 為 0000 時(shí)視作偶數(shù)個(gè)1）

14、。解：abcddcabdcbadcbadbcadcbacdbadcbaf連接圖18用一個(gè) 8 線-3 線優(yōu)先編碼器74hc148 和一個(gè) 3 線-8 線譯碼器74hc138 實(shí)現(xiàn) 3 位格雷碼 3 位二進(jìn)制的轉(zhuǎn)換。解：根據(jù)下表可得到連線圖：g2g1g0b2b1b00 0 0 0 0 0 0 0 1 0 0 1 0 1 1 0 1 0 0 1 0 0 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 0 1 1 1 0 1 0 0 1 1 1 19根據(jù)圖所示4 選 1 數(shù)據(jù)選擇器，寫出輸出z 的最簡(jiǎn) 與-或 表達(dá)式。解：cacabcabbabcabaz20由 4 選 1 數(shù)據(jù)選擇器和門

15、電路構(gòu)成的組合邏輯電路如圖所示，試寫出輸出e 的最簡(jiǎn)邏輯函數(shù)表達(dá)式。解：dccadabcdcbacdbacdbae圖圖21由 4 選 1 數(shù)據(jù)選擇器構(gòu)成的組合邏輯電路如圖所示，請(qǐng)畫出在圖所示輸入信號(hào)作用下， l 的輸出波形。圖解： 4 選 1 數(shù)據(jù)選擇器的邏輯表達(dá)式為：將 a1=a，a0=b，d0=1，d1=c，cd2，d3=c 代入得根據(jù)表達(dá)式可畫出波形圖：22已知用 8 選 1 數(shù)據(jù)選擇器74ls151 構(gòu)成的邏輯電路如圖所示，請(qǐng)寫出輸出l 的邏輯函數(shù)表達(dá)式，并將它化成最簡(jiǎn)與-或表達(dá)式。圖解：（ 1）寫出邏輯函數(shù)表達(dá)式：（2）用卡諾圖化簡(jiǎn)23用一個(gè) 8 選 1 數(shù)據(jù)選擇器74ls151 和

16、 非 門實(shí)現(xiàn)：解：)(fbcadabcbfcacbaey24圖所示是用二個(gè)4 選 1 數(shù)據(jù)選擇器組成的邏輯電路，試寫出輸出z 與輸入 m、n、 p、q 之間的邏輯函數(shù)式。圖解；pmqnqmnpqmnnmqz）（）（25用二個(gè) 4 選 1 數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)l，允許使用反相器。解：bcedefbaedcbadecbaedcbael電路圖26一個(gè)組合邏輯電路有兩個(gè)控制信號(hào)c1和 c2，要求：（1）c2c1=00 時(shí)，baf（2）c2c1=01 時(shí)，abf（3）c2c1=10 時(shí)，baf（4）c2c1=11 時(shí)，abf試設(shè)計(jì)符合上述要求的邏輯電路（器件不限）解：方法一：真值表卡諾圖化簡(jiǎn)邏輯圖真值表c

17、2c1abf c2c1abf 0 0 0 0 0 1 0 0 0 1 0 0 0 1 1 1 0 0 1 0 0 0 1 0 1 1 0 1 0 0 0 0 1 1 0 1 0 1 1 0 0 1 0 0 1 1 1 0 0 0 0 1 0 1 1 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0 0 1 1 1 0 1 1 1 1 1 卡諾圖化簡(jiǎn)邏輯圖方法二：利用數(shù)據(jù)選擇器和少量門電路實(shí)現(xiàn)27試用 4 選 1 數(shù)據(jù)選擇器74ls153 （1/2）和最少量的與非 門實(shí)現(xiàn)邏輯函數(shù)dcbdccaf。解：dcbdcddcadcbdccaf)(令 a1=c， a0=d，abd0，ad1，d2

18、=1，d3=0 連線圖：28p（p2p1p0）和 q（q2q1q0）為兩個(gè)三位無符號(hào)二進(jìn)制數(shù)，試用一個(gè)74ls138 和一個(gè)74ls151 和盡可能少的門電路設(shè)計(jì)如下組合電路：當(dāng)p=q 時(shí)輸出 f=1，否則 f=0。解：29試用 8 選 1 數(shù)據(jù)選擇器74ls151 實(shí)現(xiàn)邏輯函數(shù)l=ab+ac。解：567mmmabccbaabccabacabl30用 8 選 1 數(shù)據(jù)選擇器74ls151 設(shè)計(jì)一個(gè)組合電路。該電路有3 個(gè)輸入 a、b、 c 和一個(gè)工作模式控制變量m，當(dāng) m=0 時(shí)，電路實(shí)現(xiàn)“意見一致”功能（a，b，c 狀態(tài)一致時(shí)輸出為 1，否則輸出為0），而 m=1 時(shí)，電路實(shí)現(xiàn)“多數(shù)表決”功

19、能，即輸出與a，b，c 中多數(shù)的狀態(tài)一致。解：m a b c f m a b c f 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 0 1 0 1 1 1 電路圖31已知 8 選 1 數(shù)據(jù)選擇器74ls151 芯片的選擇輸入端a2的引腳折斷，無法輸入信號(hào)，但芯片內(nèi)部功能完好。試問如何利用它來實(shí)現(xiàn)函數(shù)f(a,b,c) m(1,2,4,7) 。要求寫出

20、實(shí)現(xiàn)過程，畫出邏輯圖。解： 對(duì)于 lsttl 集成芯片，某個(gè)輸入引腳折斷后該腳懸空，相當(dāng)于輸入高電平1。74ls151 的高位地址端a2折斷后，輸出不再響應(yīng)d0，d1，d2，d3輸入， 8 選 1 數(shù)據(jù)選擇器只相當(dāng)于一個(gè)4 選 1，此時(shí)地址輸入為a1a0，數(shù)據(jù)輸入為d4，d5，d6，d7，輸出 y 等于與函數(shù) f 相比較不難看出，只要令ab 為地址，則d4c，d5c，d6c，d7c。邏輯圖如圖所示。圖 a4.2.2-5 題 11 的電路實(shí)現(xiàn)32用三片四位數(shù)值比較器74ls85 實(shí)現(xiàn)兩個(gè)12 位二進(jìn)制數(shù)比較。解：33用一片4 位數(shù)值比較器74hc85 和適量的門電路實(shí)現(xiàn)兩個(gè)5 位數(shù)值的比較。解：

21、高 4 位加到比較器數(shù)值輸入端，最低位產(chǎn)生級(jí)聯(lián)輸入。w0v0i(ab)i(ab)i(a=b)0 0 0 0 1 0 1 0 1 0 1 0 1 0 0 1 1 0 0 1 00vwi）（ba，00vwi）（ba，i（a=b）=w0 v034用兩個(gè)四位加法器74283 和適量門電路設(shè)計(jì)三個(gè)4 位二進(jìn)制數(shù)相加電路。解：三個(gè) 4位二進(jìn)制數(shù)相加，其和應(yīng)為6位?；倦娐啡鐖D所示。兩個(gè)加法器產(chǎn)生的進(jìn)位通過一定的邏輯生成和的高兩位。co1co2s5s40 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 214cocos，215cocos35a、b 為 4 位無符號(hào)二進(jìn)制數(shù)（b0） ，用一個(gè)74l

22、s283 、非門和一個(gè)其它類型門電路實(shí)現(xiàn)：當(dāng) a=（ b- 1）模 16 時(shí)，輸出y=1，否則為 0。解：（b-1）模 16 即為 b-1 a=b-1 時(shí) y=1，否則 y=0，即 b-1-a=b+a+1-1= b+a為 0 時(shí)， y=1。36a、b 為四位二進(jìn)制數(shù)，試用一片74283 實(shí)現(xiàn) y=4a+b。解： y=4a+b=a3a2a1a000+b3b2b1b0 37用一片 74283 和盡量少的門電路設(shè)計(jì)余3 碼到 2421 碼的轉(zhuǎn)換。解：余 3 碼到 2421 碼的轉(zhuǎn)換的真值表為：a3a2a1a0b3b2b1b00 0 1 1 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 0 0 1 0 0 1 1 0 0 0 1 1 0 1 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 1 0 0