PCB設計規(guī)范2010最新版

1、pcb設計規(guī)范2010.7.11資料來自lupeng 目錄第一篇 pcb 布線第二篇 pcb 布局第三篇高速 pcb設計第四篇電磁兼容性和 pcb設計約束第五篇高密度 (hd)電路的設計第六篇抗干擾部分第七篇印制電路板的可靠性設計 - 去耦電容配置第八篇 . 第九篇改進電路設計規(guī)程提高可測試性第十篇混合信號 pcb的分區(qū)設計第十一篇蛇形走線有什么作用 ? 第十二篇確保信號完整性的電路板設計準則第十三篇印制電路板的可靠性設計第十四篇磁場屏蔽第十五篇設備內(nèi)部的布線第十六篇屏蔽電纜的接地第十七篇如何提高電子產(chǎn)品的抗干擾能力和電磁兼容性第十八篇 dsp 系統(tǒng)的降噪技術(shù)第十九篇 powerpcb在印制電

2、路板設計中的應用技術(shù)第二十篇 pcb 互連設計過程中最大程度降低rf效應的基本方法第二十一篇混合信號電路板的設計準則第二十二篇分區(qū)設計第二十三篇 rf 產(chǎn)品設計過程中降低信號耦合的pcb 布線技巧第二十四篇 pcb 基本概念第二十五篇避免混合訊號系統(tǒng)的設計陷阱第二十六篇信號隔離技術(shù)第二十七篇高速數(shù)字系統(tǒng)的串音控制第二十八篇掌握 ic 封裝的特性以達到最佳emi抑制性能第二十九篇實現(xiàn) pcb高效自動布線的設計技巧和要點第三十篇布局布線技術(shù)的發(fā)展第一篇 pcb 布線在 pcb設計中，布線是完成產(chǎn)品設計的重要步驟，可以說前面的準備工作都是為它而做的，在整個 pcb中，以布線的設計過程限定最高，技巧最

3、細、工作量最大。pcb布線有單面布線、雙面布線及多層布線。布線的方式也有兩種：自動布線及交互式布線，在自動布線之前，可以用交互式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避免相鄰平行，以免產(chǎn)生反射干擾。必要時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產(chǎn)生寄生耦合。自動布線的布通率，依賴于良好的布局，布線規(guī)則可以預先設定，包括走線的彎曲次數(shù)、導通孔的數(shù)目、步進的數(shù)目等。一般先進行探索式布經(jīng)線，快速地把短線連通，然后進行迷宮式布線，先把要布的連線進行全局的布線路徑優(yōu)化，它可以根據(jù)需要斷開已布的線。并試著重新再布線，以改進總體效果。對目前高密度的pcb設計已感覺到貫通孔不太適應了，

4、它浪費了許多寶貴的布線通道，為解決這一矛盾， 出現(xiàn)了盲孔和埋孔技術(shù)， 它不僅完成了導通孔的作用，還省出許多布線通道使布線過程完成得更加方便，更加流暢， 更為完善， pcb 板的設計過程是一個復雜而又簡單的過程，要想很好地掌握它， 還需廣大電子工程設計人員去自已體會，才能得到其中的真諦。1、電源、地線的處理既使在整個 pcb板中的布線完成得都很好，但由于電源、地線的考慮不周到而引起的干擾， 會使產(chǎn)品的性能下降， 有時甚至影響到產(chǎn)品的成功率。所以對電、 地線的布線要認真對待，把電、地線所產(chǎn)生的噪音干擾降到最低限度，以保證產(chǎn)品的質(zhì)量。對每個從事電子產(chǎn)品設計的工程人員來說都明白地線與電源線之間噪音所產(chǎn)

5、生的原因，現(xiàn)只對降低式抑制噪音作以表述：（1） 、眾所周知的是在電源、地線之間加上去耦電容。（2） 、盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關(guān)系是：地線電源線信號線，通常信號線寬為：0.2 0.3mm,最經(jīng)細寬度可達 0.050.07mm,電源線為 1.2 2.5 mm 對數(shù)字電路的 pcb可用寬的地導線組成一個回路, 即構(gòu)成一個地網(wǎng)來使用 ( 模擬電路的地不能這樣使用 ) （3） 、用大面積銅層作地線用 , 在印制板上把沒被用上的地方都與地相連接作為地線用?；蚴亲龀啥鄬影澹娫?，地線各占用一層。2、數(shù)字電路與模擬電路的共地處理現(xiàn)在有許多 pcb不再是單一功能電路（數(shù)字或模擬電路

6、），而是由數(shù)字電路和模擬電路混合構(gòu)成的。 因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。數(shù)字電路的頻率高， 模擬電路的敏感度強， 對信號線來說， 高頻的信號線盡可能遠離敏感的模擬電路器件，對地線來說， 整人 pcb對外界只有一個結(jié)點， 所以必須在 pcb內(nèi)部進行處理數(shù)、 模共地的問題， 而在板內(nèi)部數(shù)字地和模擬地實際上是分開的它們之間互不相連，只是在pcb與外界連接的接口處（如插頭等） 。數(shù)字地與模擬地有一點短接， 請注意，只有一個連接點。 也有在 pcb上不共地的，這由系統(tǒng)設計來決定。3、信號線布在電（地）層上在多層印制板布線時， 由于在信號線層沒有布完的線剩下已經(jīng)不多，

7、再多加層數(shù)就會造成浪費也會給生產(chǎn)增加一定的工作量，成本也相應增加了， 為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。4、大面積導體中連接腿的處理在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮， 就電氣性能而言， 元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如： 焊接需要大功率加熱器。 容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heat shield ）俗稱熱焊盤 （thermal） ，這樣，可使在焊接時因截面過分散熱而產(chǎn)生虛焊點的可能性大大減少。

8、多層板的接電（地）層腿的處理相同。5、布線中網(wǎng)絡系統(tǒng)的作用在許多 cad系統(tǒng)中，布線是依據(jù)網(wǎng)絡系統(tǒng)決定的。 網(wǎng)格過密， 通路雖然有所增加，但步進太小，圖場的數(shù)據(jù)量過大， 這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產(chǎn)品的運算速度有極大的影響。而有些通路是無效的，如被元件腿的焊盤占用的或被安裝孔、定們孔所占用的等。 網(wǎng)格過疏， 通路太少對布通率的影響極大。所以要有一個疏密合理的網(wǎng)格系統(tǒng)來支持布線的進行。標準元器件兩腿之間的距離為0.1 英寸(2.54mm), 所以網(wǎng)格系統(tǒng)的基礎一般就定為 0.1 英寸(2.54 mm) 或小于 0.1 英寸的整倍數(shù)，如： 0.05 英寸、 0.02

9、5英寸、0.02 英寸等。6、設計規(guī)則檢查（ drc ）布線設計完成后， 需認真檢查布線設計是否符合設計者所制定的規(guī)則，同時也需確認所制定的規(guī)則是否符合印制板生產(chǎn)工藝的需求，一般檢查有如下幾個方面：（1） 、線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產(chǎn)要求。（2） 、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在 pcb中是否還有能讓地線加寬的地方。（3） 、對于關(guān)鍵的信號線是否采取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。（4） 、模擬電路和數(shù)字電路部分，是否有各自獨立的地線。（5）后加在 pc

10、b中的圖形（如圖標、注標）是否會造成信號短路。（6）對一些不理想的線形進行修改。（7） 、在 pcb上是否加有工藝線？阻焊是否符合生產(chǎn)工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤上，以免影響電裝質(zhì)量。（8） 、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。第二篇 pcb布局在設計中， 布局是一個重要的環(huán)節(jié)。 布局結(jié)果的好壞將直接影響布線的效果，因此可以這樣認為，合理的布局是pcb設計成功的第一步。布局的方式分兩種， 一種是交互式布局， 另一種是自動布局， 一般是在自動布局的基礎上用交互式布局進行調(diào)整，在布局時還可根據(jù)走線的情況對門電路進行再分配， 將兩個

11、門電路進行交換， 使其成為便于布線的最佳布局。在布局完成后，還可對設計文件及有關(guān)信息進行返回標注于原理圖，使得 pcb板中的有關(guān)信息與原理圖相一致， 以便在今后的建檔、 更改設計能同步起來 , 同時對模擬的有關(guān)信息進行更新，使得能對電路的電氣性能及功能進行板級驗證。- 考慮整體美觀一個產(chǎn)品的成功與否， 一是要注重內(nèi)在質(zhì)量， 二是兼顧整體的美觀， 兩者都較完美才能認為該產(chǎn)品是成功的。在一個 pcb板上，元件的布局要求要均衡， 疏密有序， 不能頭重腳輕或一頭沉。- 布局的檢查印制板尺寸是否與加工圖紙尺寸相符？能否符合pcb制造工藝要求？有無定位標記？元件在二維、三維空間上有無沖突？元件布局是否疏密

12、有序，排列整齊？是否全部布完？需經(jīng)常更換的元件能否方便的更換？插件板插入設備是否方便？熱敏元件與發(fā)熱元件之間是否有適當?shù)木嚯x？調(diào)整可調(diào)元件是否方便？在需要散熱的地方，裝了散熱器沒有？空氣流是否通暢？信號流程是否順暢且互連最短？插頭、插座等與機械設計是否矛盾？線路的干擾問題是否有所考慮？第三篇高速 pcb設計（一） 、電子系統(tǒng)設計所面臨的挑戰(zhàn)隨著系統(tǒng)設計復雜性和集成度的大規(guī)模提高，電子系統(tǒng)設計師們正在從事100mhz 以上的電路設計，總線的工作頻率也已經(jīng)達到或者超過50mhz ，有的甚至超過100mhz 。目前約 50% 的設計的時鐘頻率超過 50mhz ，將近 20% 的設計主頻超過120mh

13、z 。當系統(tǒng)工作在 50mhz 時，將產(chǎn)生傳輸線效應和信號的完整性問題；而當系統(tǒng)時鐘達到 120mhz 時，除非使用高速電路設計知識， 否則基于傳統(tǒng)方法設計的pcb將無法工作。 因此，高速電路設計技術(shù)已經(jīng)成為電子系統(tǒng)設計師必須采取的設計手段。只有通過使用高速電路設計師的設計技術(shù)，才能實現(xiàn)設計過程的可控性。（二） 、什么是高速電路通常認為如果數(shù)字邏輯電路的頻率達到或者超過45mhz50mhz，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量（比如說），就稱為高速電路。實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A期結(jié)

14、果。因此，通常約定如果線傳播延時大于 1/2 數(shù)字信號驅(qū)動端的上升時間，則認為此類信號是高速信號并產(chǎn)生傳輸線效應。信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。 信號從驅(qū)動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于1/2 的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達驅(qū)動端。反之，反射信號將在信號改變狀態(tài)之后到達驅(qū)動端。 如果反射信號很強， 疊加的波形就有可能會改變邏輯狀態(tài)。（三） 、高速信號的確定上面我們定義了傳輸線效應發(fā)生的前提條件，但是如何得知線延時是否大于1/2 驅(qū)動端的信號上升時間？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在pc

15、b設計中由實際布線長度決定。 下圖為信號上升時間和允許的布線長度 (延時) 的對應關(guān)系。pcb 板上每單位英寸的延時為 0.167ns. 。但是，如果過孔多，器件管腳多，網(wǎng)線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns 。如果板上有 gaas芯片，則最大布線長度為 7.62mm 。設 tr 為信號上升時間， tpd 為信號線傳播延時。如果tr4tpd，信號落在安全區(qū)域。如果 2tpdtr4tpd，信號落在不確定區(qū)域。如果tr2tpd，信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應該使用高速布線方法。（四） 、什么是傳輸線pcb 板上的走線可等效為下圖所示

16、的串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)。串聯(lián)電阻的典型值 0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、 電容和電感加到實際的pcb連線中之后， 連線上的最終阻抗稱為特征阻抗 zo。線徑越寬，距電源 / 地越近，或隔離層的介電常數(shù)越高，特征阻抗就越小。 如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同， 這就引起信號在接收端產(chǎn)生反射，這個反射信號將傳回信號發(fā)射端并再次反射回來。 隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩(wěn)定。 這種效應被稱為振蕩， 信號的振蕩在信號的上升沿和下降沿經(jīng)?？梢钥吹健＃ㄎ澹?、傳

17、輸線效應基于上述定義的傳輸線模型， 歸納起來，傳輸線會對整個電路設計帶來以下效應。反射信號 reflected signals 、延時和時序錯誤delay & timing errors 、多次跨越邏輯電平門限錯誤false switching 、 過沖與下沖 overshoot/undershoot 、串擾 induced noise (or crosstalk) 、 電磁輻射 emi radiation 5.1 反射信號如果一根走線沒有被正確終結(jié)( 終端匹配 ) ， 那么來自于驅(qū)動端的信號脈沖在接收端被反射， 從而引發(fā)不預期效應， 使信號輪廓失真。 當失真變形非常顯著時可導致多種錯

18、誤， 引起設計失敗。 同時，失真變形的信號對噪聲的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，emi將顯著增加，這就不單單影響自身設計結(jié)果，還會造成整個系統(tǒng)的失敗。反射信號產(chǎn)生的主要原因： 過長的走線； 未被匹配終結(jié)的傳輸線， 過量電容或電感以及阻抗失配。5.2 延時和時序錯誤信號延時和時序錯誤表現(xiàn)為： 信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。通常在有多個接收端時會出現(xiàn)問題。 電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產(chǎn)生的原因：驅(qū)動過載，走線過長。5.3 多次跨越邏輯電平門限錯誤信號在

19、跳變的過程中可能多次跨越邏輯電平門限從而導致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門限附近， 多次跨越邏輯電平門限會導致邏輯功能紊亂。反射信號產(chǎn)生的原因：過長的走線，未被終結(jié)的傳輸線，過量電容或電感以及阻抗失配。5.4 過沖與下沖過沖與下沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數(shù)元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。5.5 串擾串擾表現(xiàn)為在一根信號線上有信號通過時，在 pcb板上與之相鄰的信號線上就會感應出相關(guān)的信號，我們稱之為串擾。信號線距離地線越近， 線間距越大， 產(chǎn)生

20、的串擾信號越小。 異步信號和時鐘信號更容易產(chǎn)生串擾。 因此解串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。5.6 電磁輻射emi(electro-magnetic interference)即電磁干擾， 產(chǎn)生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。emi表現(xiàn)為當數(shù)字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波， 從而干擾周圍環(huán)境中電子設備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 emi 仿真的軟件工具，但 emi仿真器都很昂貴， 仿真參數(shù)和邊界條件設置又很困難，這將直接影響仿真結(jié)果的準確性和實用性。 最通常的做法是將控制emi的各項設計規(guī)則應

21、用在設計的每一環(huán)節(jié)，實現(xiàn)在設計各環(huán)節(jié)上的規(guī)則驅(qū)動和控制。（六） 、避免傳輸線效應的方法針對上述傳輸線問題所引入的影響， 我們從以下幾方面談談控制這些影響的方法。6.1 嚴格控制關(guān)鍵網(wǎng)線的走線長度如果設計中有高速跳變的邊沿， 就必須考慮到在 pcb板上存在傳輸線效應的問題?，F(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用cmos 或 ttl電路進行設計，工作頻率小于10mhz ，布線長度應不大于 7英寸。工作頻率在 50mhz布線長度應不大于 1.5英寸。如果工作頻率達到或超過75mhz 布線長度應在 1英寸。對于 gaas芯片最大的布線長度應

22、為 0.3英寸。如果超過這個標準，就存在傳輸線的問題。6.2 合理規(guī)劃走線的拓撲結(jié)構(gòu)解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結(jié)構(gòu)。走線的拓撲結(jié)構(gòu)是指一根網(wǎng)線的布線順序及布線結(jié)構(gòu)。當使用高速邏輯器件時， 除非走線分支長度保持很短， 否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，pcb 走線采用兩種基本拓撲結(jié)構(gòu)， 即菊花鏈 (daisy chain)布線和星形 (star) 分布。對于菊花鏈布線， 布線從驅(qū)動端開始， 依次到達各接收端。 如果使用串聯(lián)電阻來改變信號特性， 串聯(lián)電阻的位置應該緊靠驅(qū)動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走

23、線方式布通率最低，不容易100% 布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：stub delay = trt *0.1. 例如，高速 ttl電路中的分支端長度應小于1.5 英寸。這種拓撲結(jié)構(gòu)占用的布線空間較小并可用單一電阻匹配終結(jié)。但是這種走線結(jié)構(gòu)使得在不同的信號接收端信號的接收是不同步的。星形拓撲結(jié)構(gòu)可以有效的避免時鐘信號的不同步問題，但在密度很高的pcb板上手工完成布線十分困難。 采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。 終端電阻的阻值應和連線的特征阻抗相匹配。這可通過手工計算，也可通過cad 工具計算出特征阻抗值和終端匹配電阻

24、值。在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是rc匹配終端。 rc匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定的情況。這種方式最適合于對時鐘線信號進行匹配處理。其缺點是 rc匹配終端中的電容可能影響信號的形狀和傳播速度。串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗，但會減慢信號的傳輸。 這種方式用于時間延遲影響不大的總線驅(qū)動電路。串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù)量和連線密度。最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點是不會拉低信號，并且可以很好的避免噪聲。典型的用于ttl 輸入信號(act, hc

25、t, fast) 。此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常 smd 表面貼裝電阻比通孔元件具有較低的電感，所以 smd 封裝元件成為首選。 如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻， 使電阻的熱量更加容易散發(fā)到空氣中。 但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現(xiàn)漂移， 在最壞的情況下電阻成為開路，造成pcb走線終結(jié)匹配失效，成為潛在的失敗因素。6.3 抑止電磁干擾的方法很好地解決信號完整性問題將改善pcb板的電磁兼容性 (emc) 。其中非常

26、重要的是保證 pcb板有很好的接地。對復雜的設計采用一個信號層配一個地線層是十分有效的方法。 此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用 表面積層 技術(shù)build-up設計制做 pcb 來實現(xiàn)。表面積層通過在普通工藝 pcb 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn) ，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 pcb 的體積。 pcb 面積的縮小對走線的拓撲結(jié)構(gòu)有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長度， 而電磁輻射近似正比于電流回路的面積；同時小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降

27、，從而電流回路減小，提高電磁兼容特性。6.4 其它可采用技術(shù)為減小集成電路芯片電源上的電壓瞬時過沖，應該為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射。當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。 這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過沖。如果沒有電源層， 那么長的電源連線會在信號和回路間形成環(huán)路，成為輻射源和易感應電路。走線構(gòu)成一個不穿過同一網(wǎng)線或其它走線的環(huán)路的情況稱為開環(huán)。如果環(huán)路穿過同一網(wǎng)線其

28、它走線則構(gòu)成閉環(huán)。兩種情況都會形成天線效應( 線天線和環(huán)形天線) 。天線對外產(chǎn)生 emi輻射，同時自身也是敏感電路。閉環(huán)是一個必須考慮的問題，因為它產(chǎn)生的輻射與閉環(huán)面積近似成正比。結(jié)束語高速電路設計是一個非常復雜的設計過程，zuken 公司的高速電路布線算法(route editor)和 emc/emi 分析軟件 (incases,hot-stage) 應用于分析和發(fā)現(xiàn)問題。本文所闡述的方法就是專門針對解決這些高速電路設計問題的。此外，在進行高速電路設計時有多個因素需要加以考慮，這些因素有時互相對立。 如高速器件布局時位置靠近， 雖可以減少延時， 但可能產(chǎn)生串擾和顯著的熱效應。因此在設計中，需

29、權(quán)衡各因素，做出全面的折衷考慮；既滿足設計要求，又降低設計復雜度。 高速 pcb 設計手段的采用構(gòu)成了設計過程的可控性，只有可控的， 才是可靠的，也才能是成功的！第四篇電磁兼容性和pcb設計約束pcb布線對 pcb 的電磁兼容性影響很大，為了使pcb上的電路正常工作，應根據(jù)本文所述的約束條件來優(yōu)化布線以及元器件/ 接頭和某些ic 所用去耦電路的布局（一） 、pcb材料的選擇通過合理選擇 pcb的材料和印刷線路的布線路徑， 可以做出對其它線路耦合低的傳輸線。 當傳輸線導體間的距離d 小于同其它相鄰導體間的距離時，就能做到更低的耦合， 或者更小的串擾 （見電子工程專輯 2000年第1期應用指南 ）

30、 。設計之前，可根據(jù)下列條件選擇最經(jīng)濟的pcb形式：對 emc 的要求印制板的密集程度組裝與生產(chǎn)的能力cad 系統(tǒng)能力設計成本pcb的數(shù)量電磁屏蔽的成本當采用非屏蔽外殼產(chǎn)品結(jié)構(gòu)時，尤其要注意產(chǎn)品的整體成本/ 元器件封裝 /管腳樣式、 pcb形式、電磁場屏蔽、構(gòu)造和組裝） ，在許多情況下，選好合適的pcb形式可以不必在塑膠外殼里加入金屬屏蔽盒。為了提高高速模擬電路和所有數(shù)字應用的抗擾性同時減少有害輻射，需要用到傳輸線技術(shù)。根據(jù)輸出信號的轉(zhuǎn)換情況，s-vcc 、s-vee及 vee-vcc 之間的傳輸線需要表示出來，如圖1所示。信號電流由電路輸出級的對稱性決定。對mos 而言 iol=ioh,而對

31、 ttl 而言 iolioh. 功能/ 邏輯類型 zo() 電源（典型值）10 ecl邏輯 50 ttl邏輯 100 hc(t)邏輯 200 表1：幾種信號路徑的傳輸線阻抗zo 。邏輯器件類型和功能上的原因決定了傳輸線典型特征阻抗zo ，如表 1所示。圖1：顯示三種特定傳輸線的（數(shù)字）ic 之間典型互聯(lián)圖圖2：ic 去耦電路。圖3：正確的去耦電路塊表2：去耦電容 cdec. 的推薦值。邏輯電路噪聲容限（二） 、信號線路及其信號回路傳送信號的線路要與其信號回路盡可能靠近，以防止這些線路包圍的環(huán)路區(qū)域產(chǎn)生輻射，并降低環(huán)路感應電壓的磁化系數(shù)。一般情況下，當兩條線路間的距離等于線寬時，耦合系數(shù)大約為0

32、.5 到0.6 ，線路的有效自感應從 1h/m降到0.4-0.5 h/m. 這就意味著信號回路電流的40到50自由地就流向了pcb上其它線路。對兩個（子）電路塊間的每一塊信號路徑，無論是模擬的還是數(shù)字的，都可以用三種傳輸線來表示，如圖1所示，其中阻抗可從表 1得到。ttl邏輯電路由高電平向低電平轉(zhuǎn)換時，吸收電流會大于電源電流以，在這種情況下， 通常將傳輸線定義在vcc和 s之間，而不是 vee和 s之間。通過采用鐵氧體磁環(huán)可完全控制信號線和信號回路線上的電流。在平行導體情況下， 傳輸線的特征阻抗會因為鐵氧體而受到影響，而在同軸電纜的情況下，鐵氧體只會對電纜的外部參數(shù)有影響。因此，相鄰線路應盡可

33、能細，而上下排列的則相反（通常距離小于1.5mm/雙層板中環(huán)氧樹脂的厚度） 。 布線應使每條信號線和它的信號回路盡可能靠近（信號和電源布線均適用） 。如果傳輸線導體間耦合不夠，可采用鐵氧體磁環(huán)。（三） 、ic 的去耦通常 ic 僅通過電容來達到去耦的目的，因為電容并不理想，所以會產(chǎn)生諧振。在大于諧振頻率時，電容表現(xiàn)得象個電感，這就意味著di/dt受到了限制。電容的值由 ic 管腳間允許的電源電壓波動來決定，根據(jù)資深設計人員的實踐經(jīng)驗，電壓波動應小于信號線最壞狀況下的噪聲容限的25，下面公式可計算出每種邏輯系列輸出門電路的最佳去耦電容值：i=c?dv/dt 表2給出了幾種邏輯系列門電路在最壞情況

34、下信號線噪聲的容限，同時還給出每個輸出級應加的去耦電容cdec.的推薦值。圖4：pcb 上環(huán)路的輻射對快速邏輯電路來說， 如果去耦電容含有很大串聯(lián)電感 （這種電感也許是由電容的結(jié)構(gòu)、長的連接線或pcb的印制線路造成的），電容的值可能不再有用。這時則需要在盡可能靠近ic 管腳的地方加入另外一個小陶瓷電容 （100-100pf ） ,與lf- 去耦電容并聯(lián)。陶瓷電容的諧振頻率（包括到ic 電源管腳的線路長度）應高于邏輯電路的帶寬 1/( . r),其中，r 是邏輯電路中電壓的上升時間。如果每個 ic 都有去耦電容，信號回路電流可選擇最方便的路徑，vee或者 vcc ，這可以由傳送信號的線路和電源線

35、路間的互耦來決定。在兩個去耦電容 （每個 ic 一個）和電源線路形成的電感l(wèi)trace 之間，會形成串聯(lián)諧振電路， 這種諧振只可以發(fā)生在低頻 （1mhz 或諧振電路的q值較低（2的情況下。通過將高射頻損耗扼流線圈串聯(lián)在vcc 網(wǎng)絡和要去耦的ic 中，可使諧振頻率保持在 1mhz 以下，如果射頻損耗太低可通過并聯(lián)或串聯(lián)電阻來補償（圖2） 。扼流線圈應該總是采用封閉的內(nèi)芯， 否則它會成為一個射頻發(fā)射器或磁場鐵感應器。例如： 1mhz*1 hz z1=6.28 rs=3.14 q2 rp=12.56大于諧振頻率時， 傳輸線 的特征阻抗 z0 （此時將 ic 的阻抗看作電源負載）等于： z0 =（lt

36、race/cdecoupling）的平方根去耦電容的串聯(lián)電感和連接線路的電感對射頻電源電流分配沒有多大影響，比如采用了一個 1h扼流線圈的情況。 但它仍然會決定 ic 電源管腳間的電壓波動，表3給出了電源信噪容限為 25時，推薦的最大電感值ltrace. 根據(jù)圖 2所建議的去耦方法，兩個ic 間的傳輸線數(shù)量從 3條減少到了 1條（見圖 3） 。因此，對每個 ic 采用適當?shù)娜ヱ罘椒ǎ?lchoke+cdec.電路塊間就只需定義一條傳輸線。對于r=2倍的線寬。等長布線，尤其是在高頻電路中的數(shù)據(jù)線。有沒有計算蛇形線電感量的公式或經(jīng)驗值？、specctra 可以編程設定網(wǎng)絡走線的阻抗匹配規(guī)則和差分線

37、走線規(guī)則幫助里面講了一些一般的設計原則有時也兼作電阻作用。實際是一個分布參數(shù)的 lc 濾波器。濾波等長線。平橫分布參數(shù)高速數(shù)字 pcb板的等線長是為了使各信號的延遲差保持在一個范圍內(nèi), 保證系統(tǒng)在同一周期內(nèi)讀取的數(shù)據(jù)的有效性(延遲差超過一個時鐘周期時會錯讀下一周期的數(shù)據(jù) ), 一般要求延遲差不超過1/4 時鐘周期 , 單位長度的線延遲差也是固定的, 延遲跟線寬 , 線長, 銅厚, 板層結(jié)構(gòu)有關(guān) , 但線過長會增大分布電容和分布電感, 使信號質(zhì)量 , 所以時鐘 ic 引腳一般都接 rc端接, 但蛇形走線并非起電感的作用, 相反的 , 電感會使信號中的上升元中的高次諧波相移, 造成信號質(zhì)量惡化 ,

38、 所以要求蛇形線間距最少是線寬的兩倍, 信號的上升時間越小就越易受分布電容和分布電感的影響 .蛇行走線應該注意什么問題？如果，走得不好，對 pcb 板的抗干擾能力是不是不能好轉(zhuǎn)，反而會有惡化作用？簡單地說，pcb上的任何一條走線在通過高頻信號的情況下都會對該信號造成時延時，蛇形走線的主要作用是補償 “同一組相關(guān)”信號線中延時較小的部分，這些部分通常是沒有或比其它信號少通過另外的邏輯處理；最典型的就是時鐘線，通常它不需經(jīng)過任何其它邏輯處理，因而其延時會小于其它相關(guān)信號。在微波電路中，大多蛇行線是為了減小pcb的面積！因為線長有嚴格限制。等線長的蛇形走線沒有任何抗干擾的功能，它的作用是將有時序要求

39、的總線或時鐘線的延遲控制在所要求的范圍內(nèi)，至于要求如果不會算也可從datasheet上得到，一般有時序要求的都會給出線長匹配的數(shù)據(jù)；在走線時一般遵循3w法則（繞線的間距要兩倍于線寬） ，這樣可消除線間 78% 的互感，盡量減少因電感變化而引起的阻抗不連續(xù)。另外說明我不是高手，抬得越高摔得越痛；若想見識高手，可以到。 的高速設計論壇上， 有一篇解釋版主回的解釋線間串擾的帖子，有波形圖和注釋，這樣可以知道什么樣水平的是高手。主板中，蛇形走線基本上是為了等長，不光 hublink ，cpuclk，pciclk ；ide，dimm 也要繞線，繞線線距依據(jù)走線線距，可1：2，1：3，1：4在2。4g的對

40、講機中用作電感，可是我不知怎樣計算電感量，不知大俠有這方面的經(jīng)驗蛇形走線，大多為了實現(xiàn)總線間的長度匹配，或為了減少布線面積， 從電磁干擾的角度來說，比較不利，增大了環(huán)路面積，考慮到線間干擾，常常不能達到減少布線面積的目的短而窄的蛇形走線可做保險絲。第十二篇確保信號完整性的電路板設計準則信號完整性 (si) 問題解決得越早， 設計的效率就越高， 從而可避免在電路板設計完成之后才增加端接器件。si 設計規(guī)劃的工具和資源不少，本文探索信號完整性的核心議題以及解決si 問題的幾種方法，在此忽略設計過程的技術(shù)細節(jié)。1、si 問題的提出隨著 ic 輸出開關(guān)速度的提高，不管信號周期如何，幾乎所有設計都遇到了

41、信號完整性問題。 即使過去你沒有遇到si 問題，但是隨著電路工作頻率的提高，今后一定會遇到信號完整性問題。信號完整性問題主要指信號的過沖和阻尼振蕩現(xiàn)象，它們主要是ic 驅(qū)動幅度和跳變時間的函數(shù)。 也就是說， 即使布線拓撲結(jié)構(gòu)沒有變化，只要芯片速度變得足夠快，現(xiàn)有設計也將處于臨界狀態(tài)或者停止工作。我們用兩個實例來說明信號完整性設計是不可避免的。實例之一：在通信領域， 前沿的電信公司正為語音和數(shù)據(jù)交換生產(chǎn)高速電路板(高于500mhz) ，此時成本并不特別重要， 因而可以盡量采用多層板。 這樣的電路板可以實現(xiàn)充分接地并容易構(gòu)成電源回路，也可以根據(jù)需要采用大量離散的端接器件，但是設計必須正確，不能處于

42、臨界狀態(tài)。si 和 emc 專家在布線之前要進行仿真和計算，然后，電路板設計就可以遵循一系列非常嚴格的設計規(guī)則， 在有疑問的地方， 可以增加端接器件， 從而獲得盡可能多的 si 安全裕量。電路板實際工作過程中，總會出現(xiàn)一些問題，為此，通過采用可控阻抗端接線，可以避免出現(xiàn)si 問題。簡而言之，超標準設計可以解決si 問題。實例之二：從成本上考慮，電路板通常限制在四層以內(nèi)( 里面兩層分別是電源層和接地層 ) 。這極大限制了阻抗控制的作用。此外，布線層少將加劇串擾，同時信號線間距還必須最小以布放更多的印制線。另一方面，設計工程師必須采用最新和最好的 cpu 、內(nèi)存和視頻總線設計，這些設計就必須考慮s

43、i 問題。關(guān)于布線、拓撲結(jié)構(gòu)和端接方式， 工程師通?？梢詮腸pu 制造商那里獲得大量建議，然而，這些設計指南還有必要與制造過程結(jié)合起來。在很大程度上，電路板設計師的工作比電信設計師的工作要困難，因為增加阻抗控制和端接器件的空間很小。此時要充分研究并解決那些不完整的信號，同時確保產(chǎn)品的設計期限。下面介紹設計過程通用的si 設計準則。2、設計前的準備工作在設計開始之前， 必須先行思考并確定設計策略， 這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就si 而言，要預先進行調(diào)研以形成規(guī)劃或者設計準則，從而確保設計結(jié)果不出現(xiàn)明顯的si 問題、串擾或者時序問題。有些設計準則可以由ic

44、制造商提供，然而， 芯片供應商提供的準則 (或者你自己設計的準則 ) 存在一定的局限性，按照這樣的準則可能根本設計不了滿足 si 要求的電路板。如果設計規(guī)則很容易，也就不需要設計工程師了。在實際布線之前， 首先要解決下列問題， 在多數(shù)情況下， 這些問題會影響你正在設計 (或者正在考慮設計 )的電路板，如果電路板的數(shù)量很大， 這項工作就是有價值的。3、電路板的層疊某些項目組對 pcb層數(shù)的確定有很大的自主權(quán)， 而另外一些項目組卻沒有這種自主權(quán)， 因此，了解你所處的位置很重要。 與制造和成本分析工程師交流可以確定電路板的層疊誤差， 這時還是發(fā)現(xiàn)電路板制造公差的良機。比如，如果你指定某一層是 50阻

45、抗控制，制造商怎樣測量并確保這個數(shù)值呢？其他的重要問題包括： 預期的制造公差是多少？在電路板上預期的絕緣常數(shù)是多少？線寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些信息可以在預布線階段使用。根據(jù)上述數(shù)據(jù)， 你就可以選擇層疊了。 注意，幾乎每一個插入其他電路板或者背板的 pcb都有厚度要求，而且多數(shù)電路板制造商對其可制造的不同類型的層有固定的厚度要求， 這將會極大地約束最終層疊的數(shù)目。你可能很想與制造商緊密合作來定義層疊的數(shù)目。應該采用阻抗控制工具為不同層生成目標阻抗范圍，務必要考慮到制造商提供的制造允許誤差和鄰近布線的影響。在信號完整的理想情況下，所有高速節(jié)點應

46、該布線在阻抗控制內(nèi)層( 例如帶狀線) ，但是實際上，工程師必須經(jīng)常使用外層進行所有或者部分高速節(jié)點的布線。要使 si 最佳并保持電路板去耦，就應該盡可能將接地層/ 電源層成對布放。如果只能有一對接地層 / 電源層，你就只有將就了。如果根本就沒有電源層，根據(jù)定義你可能會遇到si 問題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者模擬電路板的性能。4、串擾和阻抗控制來自鄰近信號線的耦合將導致串擾并改變信號線的阻抗。相鄰平行信號線的耦合分析可能決定信號線之間或者各類信號線之間的“安全”或預期間距( 或者平行布線長度 ) 。比如，欲將時鐘到數(shù)據(jù)信號節(jié)點的串擾限制在100mv以內(nèi)，卻

47、要信號走線保持平行， 你就可以通過計算或仿真， 找到在任何給定布線層上信號之間的最小允許間距。同時，如果設計中包含阻抗重要的節(jié)點(或者是時鐘或者專用高速內(nèi)存架構(gòu) )，你就必須將布線放置在一層(或若干層 ) 上以得到想要的阻抗。5、重要的高速節(jié)點延遲和時滯是時鐘布線必須考慮的關(guān)鍵因素。因為時序要求嚴格， 這種節(jié)點通常必須采用端接器件才能達到最佳si 質(zhì)量。要預先確定這些節(jié)點，同時將調(diào)節(jié)元器件放置和布線所需要的時間加以計劃，以便調(diào)整信號完整性設計的指標。6、技術(shù)選擇不同的驅(qū)動技術(shù)適于不同的任務。 信號是點對點的還是一點對多抽頭的？信號是從電路板輸出還是留在相同的電路板上？允許的時滯和噪聲裕量是多少

48、？作為信號完整性設計的通用準則，轉(zhuǎn)換速度越慢，信號完整性越好。50mhz時鐘采用500ps 上升時間是沒有理由的。一個2-3ns 的擺率控制器件速度要足夠快，才能保證 si 的品質(zhì)，并有助于解決象輸出同步交換(sso)和電磁兼容 (emc) 等問題。在新型 fpga 可編程技術(shù)或者用戶定義asic中， 可以找到驅(qū)動技術(shù)的優(yōu)越性。采用這些定制 ( 或者半定制 ) 器件，你就有很大的余地選定驅(qū)動幅度和速度。設計初期，要滿足 fpga( 或 asic)設計時間的要求并確定恰當?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。在這個設計階段，要從ic 供應商那里獲得合適的仿真模型。為了有效的覆蓋 si 仿真

49、，你將需要一個si 仿真程序和相應的仿真模型( 可能是 ibis 模型)。最后，在預布線和布線階段你應該建立一系列設計指南，它們包括： 目標層阻抗、布線間距、傾向采用的器件工藝、重要節(jié)點拓撲和端接規(guī)劃。7、預布線階段預布線 si 規(guī)劃的基本過程是首先定義輸入?yún)?shù)范圍( 驅(qū)動幅度、阻抗、跟蹤速度) 和可能的拓撲范圍 ( 最小/ 最大長度、短線長度等 )，然后運行每一個可能的仿真組合，分析時序和si 仿真結(jié)果，最后找到可以接受的數(shù)值范圍。接著，將工作范圍解釋為 pcb布線的布線約束條件。 可以采用不同軟件工具執(zhí)行這種類型的“清掃”準備工作，布線程序能夠自動處理這類布線約束條件。對多數(shù)用戶而言，時序

50、信息實際上比si 結(jié)果更為重要，互連仿真的結(jié)果可以改變布線，從而調(diào)整信號通路的時序。在其他應用中，這個過程可以用來確定與系統(tǒng)時序指標不兼容的引腳或者器件的布局。此時，有可能完全確定需要手工布線的節(jié)點或者不需要端接的節(jié)點。對于可編程器件和asic 來說，此時還可以調(diào)整輸出驅(qū)動的選擇，以便改進si設計或避免采用離散端接器件。8、布線后 si 仿真一般來說，si 設計指導規(guī)則很難保證實際布線完成之后不出現(xiàn)si 或時序問題。即使設計是在指南的引導下進行，除非你能夠持續(xù)自動檢查設計，否則，根本無法保證設計完全遵守準則，因而難免出現(xiàn)問題。布線后si 仿真檢查將允許有計劃地打破 ( 或者改變 ) 設計規(guī)則，

51、但是這只是出于成本考慮或者嚴格的布線要求下所做的必要工作?，F(xiàn)在，采用 si 仿真引擎，完全可以仿真高速數(shù)字pcb( 甚至是多板系統(tǒng) )，自動屏蔽 si 問題并生成精確的 “引腳到引腳” 延遲參數(shù)。 只要輸入信號足夠好，仿真結(jié)果也會一樣好。 這使得器件模型和電路板制造參數(shù)的精確性成為決定仿真結(jié)果的關(guān)鍵因素。很多設計工程師將仿真“最小”和“最大”的設計角落，再采用相關(guān)的信息來解決問題并調(diào)整生產(chǎn)率。9、后制造階段采取上述措施可以確保電路板的si 設計品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測試平臺上，利用示波器或者tdr( 時域反射計 ) 測量，將真實電路板和仿真預期結(jié)果進行比較。這些測量

52、數(shù)據(jù)可以幫助你改進模型和制造參數(shù)，以便你在下一次預設計調(diào)研工作中做出更佳的( 更少的約束條件 ) 決策。10、模型的選擇關(guān)于模型選擇的文章很多，進行靜態(tài)時序驗證的工程師們可能已經(jīng)注意到，盡管從器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，要建立一個模型仍然很困難。si 仿真模型正好相反，模型的建立容易，但是模型數(shù)據(jù)卻很難獲得。本質(zhì)上，si 模型數(shù)據(jù)唯一的可靠來源是ic 供應商， 他們必須與設計工程師保持默契的配合。ibis模型標準提供了一致的數(shù)據(jù)載體，但是ibis 模型的建立及其品質(zhì)的保證卻成本高昂， ic 供應商對此投資仍然需要市場需求的推動作用，而電路板制造商可能是唯一的需方市場。11、未來技術(shù)的趨勢設想

53、系統(tǒng)中所有輸出都可以調(diào)整以匹配布線阻抗或者接收電路的負載，這樣的系統(tǒng)測試方便， si 問題可以通過編程解決，或者按照ic 特定的工藝分布來調(diào)整電路板使 si 達到要求，這樣就能使設計容差更大或者使硬件配置的范圍更寬。目前，業(yè)界也在關(guān)注一種si 器件技術(shù)，其中許多技術(shù)包含設計好的端接裝置(比如 lvds) 和自動可編程輸出強度控制和動態(tài)自動端接功能，采用這些技術(shù)的設計可以獲得優(yōu)良的si 品質(zhì)，但是，大多數(shù)技術(shù)與標準的cmos 或者 ttl邏輯電路差別太大，與現(xiàn)有仿真模型的配合不大好。因此，eda 公司也正加入到“輕輕松松設計”的競技場之中，人們?yōu)榱嗽谠O計初期解決 si 問題已經(jīng)做了大量工作， 將

54、來，不必 si 專家就能借助自動化工具解決 si 問題。盡管目前技術(shù)還沒有發(fā)展到那個水平，但是人們正探索新的設計方法，從“ si 和時序布線”出發(fā)開始設計的技術(shù)仍在發(fā)展，預計未來幾年內(nèi)將誕生新的設計技術(shù)第十三篇印制電路板的可靠性設計目前電子器材用于各類電子設備和系統(tǒng)仍然以印制電路板為主要裝配方式。實踐證明，即使電路原理圖設計正確， 印制電路板設計不當， 也會對電子設備的可靠性產(chǎn)生不利影響。 例如，如果印制板兩條細平行線靠得很近，則會形成信號波形的延遲，在傳輸線的終端形成反射噪聲。因此，在設計印制電路板的時候，應注意采用正確的方法。一、 地線設計在電子設備中， 接地是控制干擾的重要方法。 如能將

55、接地和屏蔽正確結(jié)合起來使用，可解決大部分干擾問題。 電子設備中地線結(jié)構(gòu)大致有系統(tǒng)地、機殼地 （屏蔽地） 、數(shù)字地（邏輯地）和模擬地等。在地線設計中應注意以下幾點：1. 正確選擇單點接地與多點接地低頻電路中，信號的工作頻率小于 1mhz ， 它的布線和器件間的電感影響較小，而接地電路形成的環(huán)流對干擾影響較大，因而應采用一點接地。 當信號工作頻率大于10mhz 時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在 110mhz時，如果采用一點接地，其地線長度不應超過波長的1/20 ，否則應采用多點接地法。2. 將數(shù)字電路與模擬電路分開電路板上既有高速邏輯電路， 又有線性電

56、路， 應使它們盡量分開， 而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。3. 盡量加粗接地線若接地線很細， 接地電位則隨電流的變化而變化，致使電子設備的定時信號電平不穩(wěn)， 抗噪聲性能變壞。 因此應將接地線盡量加粗， 使它能通過三位于印制電路板的允許電流。如有可能，接地線的寬度應大于3mm 。4. 將接地線構(gòu)成閉環(huán)路設計只由數(shù)字電路組成的印制電路板的地線系統(tǒng)時，將接地線做成閉環(huán)路可以明顯的提高抗噪聲能力。 其原因在于： 印制電路板上有很多集成電路元件，尤其遇有耗電多的元件時， 因受接地線粗細的限制， 會在地結(jié)上產(chǎn)生較大的電位差，引起抗噪聲能力下降， 若將接地結(jié)構(gòu)成環(huán)路

57、， 則會縮小電位差值， 提高電子設備的抗噪聲能力。二、電磁兼容性設計電磁兼容性是指電子設備在各種電磁環(huán)境中仍能夠協(xié)調(diào)、有效地進行工作的能力。電磁兼容性設計的目的是使電子設備既能抑制各種外來的干擾，使電子設備在特定的電磁環(huán)境中能夠正常工作，同時又能減少電子設備本身對其它電子設備的電磁干擾。1. 選擇合理的導線寬度由于瞬變電流在印制線條上所產(chǎn)生的沖擊干擾主要是由印制導線的電感成分造成的， 因此應盡量減小印制導線的電感量。印制導線的電感量與其長度成正比， 與其寬度成反比，因而短而精的導線對抑制干擾是有利的。時鐘引線、行驅(qū)動器或總線驅(qū)動器的信號線常常載有大的瞬變電流，印制導線要盡可能地短。對于分立元件

58、電路，印制導線寬度在1.5mm左右時，即可完全滿足要求；對于集成電路，印制導線寬度可在0.2 1.0mm之間選擇。2. 采用正確的布線策略采用平等走線可以減少導線電感，但導線之間的互感和分布電容增加， 如果布局允許， 最好采用井字形網(wǎng)狀布線結(jié)構(gòu)，具體做法是印制板的一面橫向布線，另一面縱向布線，然后在交叉孔處用金屬化孔相連。為了抑制印制板導線之間的串擾， 在設計布線時應盡量避免長距離的平等走線，盡可能拉開線與線之間的距離， 信號線與地線及電源線盡可能不交叉。在一些對干擾十分敏感的信號線之間設置一根接地的印制線，可以有效地抑制串擾。為了避免高頻信號通過印制導線時產(chǎn)生的電磁輻射，在印制電路板布線時，

59、 還應注意以下幾點：盡量減少印制導線的不連續(xù)性，例如導線寬度不要突變， 導線的拐角應大于 90度禁止環(huán)狀走線等。時鐘信號引線最容易產(chǎn)生電磁輻射干擾，走線時應與地線回路相靠近， 驅(qū)動器應緊挨著連接器?？偩€驅(qū)動器應緊挨其欲驅(qū)動的總線。對于那些離開印制電路板的引線，驅(qū)動器應緊緊挨著連接器。數(shù)據(jù)總線的布線應每兩根信號線之間夾一根信號地線。最好是緊緊挨著最不重要的地址引線放置地回路，因為后者常載有高頻電流。在印制板布置高速、中速和低速邏輯電路時，應按照圖1的方式排列器件。3. 抑制反射干擾為了抑制出現(xiàn)在印制線條終端的反射干擾，除了特殊需要之外，應盡可能縮短印制線的長度和采用慢速電路。必要時可加終端匹配，

60、 即在傳輸線的末端對地和電源端各加接一個相同阻值的匹配電阻。根據(jù)經(jīng)驗，對一般速度較快的 ttl 電路，其印制線條長于 10cm以上時就應采用終端匹配措施。匹配電阻的阻值應根據(jù)集成電路的輸出驅(qū)動電流及吸收電流的最大值來決定。三、去耦電容配置在直流電源回路中， 負載的變化會引起電源噪聲。 例如在數(shù)字電路中， 當電路從一個狀態(tài)轉(zhuǎn)換為另一種狀態(tài)時，就會在電源線上產(chǎn)生一個很大的尖峰電流，形成瞬變的噪聲電壓。 配置去耦電容可以抑制因負載變化而產(chǎn)生的噪聲，是印制電路板的可靠性設計的一種常規(guī)做法，配置原則如下：電源輸入端跨接一個 10100uf的電解電容器，如果印制電路板的位置允許，采用100uf以上的電解電容器的抗