畢業(yè)論文基于VHDL的計程車計價器設(shè)計

1、設(shè)計（論文）題目：基于vhdl的出租車計價器的設(shè)計在實(shí)際生產(chǎn)生活中，出租車計價器系統(tǒng)是非常重要。鑒于出租車計價器系統(tǒng)的實(shí)際應(yīng)用 性，本文設(shè)計了一個出租車計價器系統(tǒng)，根據(jù)預(yù)定的設(shè)計要求和設(shè)計思路，以max+plusii 軟件為平臺，使用vhdl硬件描述語言來實(shí)現(xiàn)本設(shè)計。本文的主要內(nèi)容是設(shè)計系統(tǒng)的電路結(jié) 構(gòu)，編寫vhdl程序和仿真實(shí)現(xiàn)設(shè)計要求。最后使本設(shè)計不僅能實(shí)現(xiàn)計費(fèi)和預(yù)置以及模擬汽 車啟動、停止、暫停等功能，述能夠動態(tài)掃描顯示車費(fèi)數(shù)目。通過仿真模擬，得到了設(shè)計結(jié) 果以及在max+plus ii軟件下的仿真波形。經(jīng)過對軟件仿真波形和硬件調(diào)試結(jié)果的分析，可 以發(fā)現(xiàn)本文設(shè)計的出租車計價系統(tǒng)具有實(shí)用出

2、租車計價器的基本功能，能夠完成模擬計費(fèi)及 相關(guān)任務(wù)，如能進(jìn)一步的改進(jìn)，在一定范圍內(nèi)是可以實(shí)用化和市場化的?！娟P(guān)鍵詞】：岀租車計費(fèi)器 fpga max+plusii vhdlabstractthe rental car mileage fare meterm system is very important in actual production life. according to the predetermined design requirements and design ideas, this paper uses the platform of max + plus ii soft

3、ware and vhdl hardware description language to design a taximeter system. this paper mainly introduces the structure of the system and circuit design, it not only to achieve, bill, preset and simulate the start, stop, pause and other functions of car, but also to scan the showed fare number dynamica

4、lly. through the experimental simulation, it can get the results of the design and the simulation wareform by maxplus softwave. by the analysis of software simulation waveform and the hardware debugging results, it shows that the system can achieve the basic functions of taximeter, such as simulate

5、the bill and so on. if it can be further improved in other areas, marketization will be true to a certain extent.key words: the rental car costs system fpga max+plus ii vhdl摘要iabstractii目錄ih前言1第一章概述2第一節(jié) 設(shè)計背景2第二節(jié)eda發(fā)展概況3一、eda系統(tǒng)框架結(jié)構(gòu)6二、系統(tǒng)級設(shè)計7第三節(jié)eda技術(shù)基本特征7一、“自頂向下”的設(shè)計方法8二、asic 設(shè)計8三、硬件描述語言9四、vhdl的優(yōu)點(diǎn)9第四節(jié)本章

6、小結(jié)10第二章出租車計費(fèi)系統(tǒng)的設(shè)計11第一節(jié)出租車計費(fèi)目標(biāo)11第二節(jié) 基本設(shè)計思想11第三節(jié)設(shè)計方案比較12第四節(jié)本章小結(jié)13第三章 基于vhdl的出租車計費(fèi)系統(tǒng)的實(shí)現(xiàn)15第一節(jié)vhdl相關(guān)介紹15、fpga 簡介15二、部分模塊設(shè)計15第二節(jié)系統(tǒng)框圖及各功能模塊的實(shí)現(xiàn)及主程序16一、程序流程圖16二、系統(tǒng)總體框圖17三、計費(fèi)模塊的實(shí)現(xiàn)18四、十進(jìn)制轉(zhuǎn)換模塊的實(shí)現(xiàn)19五、車費(fèi)路程顯示模塊的實(shí)現(xiàn)20六、八進(jìn)制選擇模塊實(shí)現(xiàn)21七、顯示譯碼模塊實(shí)現(xiàn)22第三節(jié)本章小結(jié)23第四章系統(tǒng)仿真23第一節(jié) 軟件 altera max+plus 介紹23一、軟件功能簡介23三、max+plus ii可編程設(shè)計流程

7、24四、項目編譯（設(shè)計處理）25五、仿真和定時分析（項目校驗(yàn)）26六、器件編程下載26七、可編程邏輯常用設(shè)計輸入法介紹27第二節(jié)模塊仿真結(jié)果27一、十進(jìn)制轉(zhuǎn)換模塊的仿真結(jié)果27二、計費(fèi)模塊的仿真結(jié)果27三、車費(fèi)路程顯示模塊的仿真結(jié)果28四、八進(jìn)制選擇模塊結(jié)果驗(yàn)證28五、顯示譯碼模塊結(jié)果驗(yàn)證29第三節(jié)本章小結(jié)29第五章結(jié)論30致謝31參考文獻(xiàn)32附錄33一、英文原文33二、中文翻譯39三、源程序代碼45計費(fèi)程序模塊程序45十進(jìn)制轉(zhuǎn)換模塊程序46車費(fèi)路程顯示模塊程序48八進(jìn)制選擇模塊程序49顯示譯碼模塊程序50二十世紀(jì)后半期，隨著集成屯路和計算機(jī)技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得 到了飛速發(fā)展，其實(shí)現(xiàn)方

8、法經(jīng)歷了由分立元件、ssl msi到lsi、vlsi以及 uvlsi的過程。同時為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電 路(asic)逐漸取代了通用全硬件lsi電路，而asic以其體積小、重量輕、 功耗低、速度快、成本低、保密性好而脫穎而岀。目前，業(yè)界大量可編程邏輯器件(pld),尤其是現(xiàn)場可編程邏輯器件(fpld) 被大量地應(yīng)用在asic的制作當(dāng)屮。在可編程集成電路的開發(fā)過程屮，以計算 機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、智能化技術(shù)最新成果的電 子設(shè)計自動化(eda)技術(shù)主要能輔助進(jìn)行三方面的設(shè)計工作：ic設(shè)計，電子 電路設(shè)計以及pcb設(shè)計其屮電子設(shè)計技術(shù)的核心就是ed

9、a技術(shù)，eda是指以計算機(jī)為工作臺， 融合應(yīng)用電子技術(shù)、計算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子cad 通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計工作，即ic設(shè)計、電子電路設(shè)計 和pcb設(shè)計。它的基本特征是：設(shè)計人員按照“自頂向下叩勺設(shè)計方法，對整 個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路 (asic)實(shí)現(xiàn)，然后采用硬件描述語言(hdl)完成系統(tǒng)行為級設(shè)計，最后通過綜 合器和適配器生成最終的目標(biāo)器件。硬件描述語言(hdlhardware description language)是一種用于設(shè)計硬 件電子系統(tǒng)的計算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、

10、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè) 計。vhdl是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和 邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因 此vhdl幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向 上的電路設(shè)計過程都可以用vhdl來完成。第一章概述第一節(jié)設(shè)計背景隨著出租車行業(yè)的發(fā)展，對出租車計費(fèi)器的要求也越來越高。二十世紀(jì)后 半期，隨著集成電路和計算機(jī)技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展， 其實(shí)現(xiàn)方法經(jīng)歷了由分立元件、ssl msi到lsl vlsi以及uvlsi的過程。 同時為了提高系統(tǒng)的可靠性與通用性

11、，微處理器和專業(yè)集成電路（asic）逐 漸取代了通用全硬件lsi電路，而asic以其體積小、重量輕、功耗低、速度 快、成木低、保密性好而脫穎而出。目前，業(yè)界大量可編程邏輯器件（pld）, 尤其是現(xiàn)場可編程邏輯器件（fpld）被大量地應(yīng)用在asic的制作當(dāng)中。在可 編程集成電路的開發(fā)過程中，以計算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計 算機(jī)技術(shù)、智能化技術(shù)最新成果的電子設(shè)計自動化（eda）技術(shù)主要能輔助進(jìn) 行三方面的設(shè)計工作:ic設(shè)計，電子電路設(shè)計以及pcb設(shè)計理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的設(shè)計要求：它能夠支持不同結(jié)構(gòu) 的器件，在多種平臺運(yùn)行，提供易于使用的界面，并且有廣泛的特征。此外， 一

12、個設(shè)計系統(tǒng)應(yīng)該能給設(shè)計師提供充分自由的設(shè)計輸入方法和設(shè)計工具選擇。 altered公司開發(fā)的max+plus ii開發(fā)系統(tǒng)能充分滿足可編程邏輯設(shè)計所有要 求。max+plus ii設(shè)計環(huán)境所提供的靈活性和高效性是無可比擬的。其豐富 的圖形界面，輔之以完整的、可及時訪問的在線文檔，使設(shè)計人員能夠輕松、 愉快地掌握和使用max+plus 11軟件。編程器是一種專門用于對可編程器（如eprom,eeprom,gal,cpld,pal 等）進(jìn)行編程的專業(yè)設(shè)備pld器件的邏輯功能描述一般分為原理圖描述和硬 件描述語言描述，原理圖描述是一種直觀簡便的方法，它可以將現(xiàn)有的小規(guī)模 集成電路實(shí)現(xiàn)的功能直接用pl

13、d器件來實(shí)現(xiàn)，而不必去將現(xiàn)有的電路用語言 來描述，但電路圖描述方法無法做到簡練；硬件描述語言描述是可編程器件設(shè) 計的另一種描述方法，語言描述可能精確和簡練地表示電路的邏輯功能，現(xiàn)在 pld的設(shè)計過程中廣泛使用。常用的硬件描述語言有abel,vhdl語言等， 其中abel是一種簡單的硬件描述語言，其支持布爾方程、真值表、狀態(tài)機(jī)等 邏輯描述，適用于計數(shù)器、譯碼器、運(yùn)算電路、比較器等邏輯功能的描述；vhdl語言是一種行為描述語言，其編結(jié)構(gòu)類似于計算機(jī)中的c語言，在描述復(fù)雜邏 輯設(shè)計時，非常簡潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來硬件設(shè)計語言 的主流。vhdl就是超高速集成電路硬件描述語言。覆蓋而廣

14、，描述能力強(qiáng)，是一 個多層次的硬件描述語言。在vhdl語言中，設(shè)計的原始描述可以非常簡練, 經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。具有良好 的可讀性，即容易被計算機(jī)接受，也容易被讀者理解。使用期長，不會因工藝 變化而使描述過時。因?yàn)関hdl的硬件描述與工藝無關(guān)，當(dāng)工藝改變時，只 需修改相應(yīng)程序中的屬性參數(shù)即可。支持大規(guī)模設(shè)計的分解和己有設(shè)計的再利 用。一個大規(guī)模的設(shè)計不可能由一個人獨(dú)立完成，必須由多人共同承擔(dān)，vhdl 為設(shè)計的分解和設(shè)計的再利用提供了有力的支持。第二節(jié)eda發(fā)展概況電子設(shè)計技術(shù)的核心就是eda技術(shù)，eda是指以計算機(jī)為工作臺，融合 應(yīng)用電子技術(shù)、計算機(jī)技

15、術(shù)、智能化技術(shù)最新成果而研制成的電子cad通用 軟件包，主要能輔助進(jìn)行三方面的設(shè)計工作，即ic設(shè)計、電子電路設(shè)計和pcb 設(shè)計。eda技術(shù)已有30年的發(fā)展歷程，大致可分為三個階段。70年代為計算 機(jī)輔助設(shè)計(cad)階段，人們開始用計算機(jī)輔助進(jìn)行ic版圖編輯、pcb布局 布線，取代了手工操作。80年代為計算機(jī)輔助工程(cae)階段。與cad相比, cae除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并口 通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起,實(shí)現(xiàn)了工程設(shè)ihcae的主要功能是: 原理圖輸入，邏輯仿真，電路分析，自動布局布線，pcb后分析。90年代為 電子系統(tǒng)設(shè)計自動化(eda)階段

16、。中國eda市場已漸趨成熟，不過大部分設(shè)計工程師面向的是pc主板和 小型asic領(lǐng)域，僅有小部分(約11%)的設(shè)計人員開發(fā)復(fù)雜的片上系統(tǒng)器件。 為了與臺灣和美國的設(shè)計工程師形成更有力的競爭，中國的設(shè)計隊伍有必要購 入一些最新的eda技術(shù)。在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型 元器件、計算機(jī)及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù), 積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新-代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培 育新的經(jīng)濟(jì)増長點(diǎn)。要大力推進(jìn)制造業(yè)信息化，積極開展計算機(jī)輔助設(shè)計（cad）、計算機(jī)輔助工程（cae）、計算機(jī)輔助工藝（capp）、計算機(jī)機(jī)輔助 制造（ca

17、m）、產(chǎn)品數(shù)據(jù)管理（pdm）、制造資源計劃（mrpii）及企業(yè)資源管 理（erp）等。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計、合作制造， 參與國內(nèi)和國際競爭。開展“數(shù)控化”工程和“數(shù)字化”工程。自動化儀表的技術(shù) 發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測 量、控制、通信與計算機(jī)（m3c）結(jié)構(gòu)。在asic和pld設(shè)計方而，向超高速、 高密度、低功耗、低電壓方向發(fā)展。外設(shè)技術(shù)與eda工程相結(jié)合的市場前景 看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。中國自1995年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計中心，推 動系列設(shè)計活動以應(yīng)對亞太地區(qū)其它eda市場

18、的競爭。在eda軟件開發(fā)方而，目前主要集中在美國。但各國也正在努力開發(fā)相 應(yīng)的工具。日本、韓國都有asic設(shè)計工具，但不對外開放。中國華大集成 電路設(shè)計中心，也提供ic設(shè)計軟件，但性能不是很強(qiáng)。相信在不久的將來會 有更多更好的設(shè)計工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計顯示，中國和印度正在 成為電子設(shè)計自動化領(lǐng)域發(fā)展最快的兩個市場，年復(fù)合增長率分別達(dá)到了 50% 和 30% oeda技術(shù)發(fā)展迅猛，完全可以用日新月異來描述oeda技術(shù)的應(yīng)用廣泛, 現(xiàn)在已涉及到各行各業(yè)。eda水平不斷提高，設(shè)計工具趨于完美的地步。eda 市場日趨成熟，但我國的研發(fā)水平還很有限，需迎頭趕上?？删幊踢壿嬈骷?0年代以來經(jīng)歷

19、了 pal, galcpld,fpga幾個發(fā)展階 段，其中cpld/fpga高密度可編程邏輯器件，fi前集成度已高達(dá)200萬門/ 片，它將各模塊asc集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計生產(chǎn)方便的特點(diǎn) 結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快速度上 市，而當(dāng)市場擴(kuò)大時，他可以很容易的轉(zhuǎn)換掩膜asic實(shí)現(xiàn)，因此開發(fā)風(fēng)險也 大為降低。硬件描述語言（hdl）是一種用于設(shè)計硬件電子系統(tǒng)的計算機(jī)語言，他 用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和鏈接形式，與傳統(tǒng) 的門級描述方式相比，他更適合于大規(guī)模系統(tǒng)的設(shè)計。例如一個32位的加法 器，利用圖形輸入軟件需要輸入500至100

20、0個門，而利用vhdl語言只需要 書寫一行a二b+c即可。而且vhdl語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯誤。早 期的碩件描述語言如abel,hdl,ahdl,由不同的eda廠商開發(fā)，互不兼容， 而且不支持多層次設(shè)計，層次間翻譯工作要由人工完成。為了克服以上不足， 1985年，美國國防部正式推出了告訴集成電路硬件描述語言vhdl, 1987年ieee采納vhdl為硬件描述語言標(biāo)準(zhǔn)(ieee std-1076)。vhdl是一種全方位的硬件描述語言，包括系統(tǒng)行為級。寄存器傳輸級 和邏輯門多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三屮描述形式的混合描述， 因此vhdl幾乎覆蓋了以往各種硬件語言的功能，整個自頂向

21、下或由下向上 的電路設(shè)計過程都可以用vhdl來完成。vhdl還具有以下特點(diǎn)：1 vhdl的 寬范圍描述能力是他成為高層設(shè)計的核心，將設(shè)計人員的工作重心提高到了系 統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。vhdl可以用簡潔明確的 代碼描述來進(jìn)行復(fù)雜控制邏輯設(shè)計，靈活且方便，而且也便于設(shè)計結(jié)果的交流、 保存和重用o3.vhdl的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換o4.vhdl 是一個標(biāo)準(zhǔn)語言，為眾多的eda廠商支持，因此移植性好。傳統(tǒng)的硬件電路 設(shè)計方法是采用自下而上的設(shè)計方法，即根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技 術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系 統(tǒng)

22、的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn) 行各功能模塊的細(xì)化和電路設(shè)計；各功能模塊電路設(shè)計、調(diào)試完成后，將各功 能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設(shè) 計。采用傳統(tǒng)方法設(shè)計數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時，設(shè)計者必須 具備較好的設(shè)計經(jīng)驗(yàn)，而且繁雜多樣的原理圖的閱讀和修改也給設(shè)計者帶來諸 多的不便。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā) 周期，各asic研制和生產(chǎn)廠家相繼開發(fā)了具有自己特色的電路碩件描述語言(hardware description language,簡稱hdl)。但這些硬件描述語言差異很大, 各自只能

23、在自己的特定設(shè)計環(huán)境中使用，這給設(shè)計者之間的相互交流帶來了極 大的困難。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的碩件描述語言作為可相互交流的 設(shè)計環(huán)境已勢在必行。于是，美國于1981年提出了一種新的、標(biāo)準(zhǔn)化的hdl, 稱之為 vhsic (very high speed integrated circuit) hardware description language,簡稱vhdl。這是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏 輯系統(tǒng)的語言。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后利用電 子設(shè)計自動化工具進(jìn)行仿真，再自動綜合到門電路，最后用pld實(shí)現(xiàn)其功能。 覆蓋面廣，描述能力強(qiáng)，是一個多層次

24、的碩件描述語言。在vhdl語言中， 設(shè)計的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的 電路或版圖參數(shù)描述。具有良好的可讀性，即容易被計算機(jī)接受，也容易被讀者理解。使用期長，不會因工藝變化而使描述過時。因?yàn)関hdl的硬件描述與工藝無 關(guān)，當(dāng)工藝改變時，只需修改相應(yīng)程序中的屈性參數(shù)即可。支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。一個大規(guī)模的設(shè)計不可能由一 個人獨(dú)立完成，必須由多人共同承擔(dān)，vhdl為設(shè)計的分解和設(shè)計的再利用提 供了有力的支持。當(dāng)電路系統(tǒng)采用vhdl語言設(shè)計其硬件時，與傳統(tǒng)的電路設(shè)計方法相比 較，具有如下的特點(diǎn)：即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計的內(nèi)容 細(xì)化

25、，最后完成系統(tǒng)硬件的整體設(shè)計。在設(shè)計的過程中，對系統(tǒng)自上而下分成三個層次進(jìn)行設(shè)計：第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型 的描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段, 通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在行為描述階段，并不 真正考慮其實(shí)際的操作和算法用何種方法來實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工 作的過程是否能到達(dá)系統(tǒng)設(shè)計的要求。第二層次是rtl方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流 描述）。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很 難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方

26、式描述的vhdl語言程序改寫為rtl方式描述的vhdl語言程序。也就是說, 系統(tǒng)采用rtl方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。第三層次是邏輯綜合。即利用邏輯綜合工具，將rtl方式描述的程序轉(zhuǎn) 換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。此時，如果需要，可將邏輯 綜合的結(jié)果以邏輯原理圖的方式輸出。此后可對綜合的結(jié)果在門電路級上進(jìn)行 仿真，并檢查其時序關(guān)系。應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成 pld的編程碼，即可利用pld實(shí)現(xiàn)硬件電路的設(shè)計。由自上而下的設(shè)計過程可知，從總體行為設(shè)計開始到最終的邏輯綜合，每 一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計中存在的問題，從而可以

27、大 大縮短系統(tǒng)的設(shè)計周期。由于目前眾多制造pld芯片的廠家，其工具軟件均支持vhdl語言的編 程。所以利用vhdl語言設(shè)計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設(shè)計需要， 自行利用pld設(shè)計自用的asic芯片，而無須受通用元器件的限制。一、eda系統(tǒng)框架結(jié)構(gòu)eda系統(tǒng)框架結(jié)構(gòu)（framework）是一套配置和使用eda軟件包的 規(guī)范。目前主要的eda系統(tǒng)都建立了框架結(jié)構(gòu)，女u cadence公司的design framework, mentor公司的falcon framework,而且這些框架結(jié)構(gòu)都遵守國際cf i組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來自不同eda廠商的工具軟 件進(jìn)行優(yōu)化組合，集成在

28、一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之 間、設(shè)計師z間以及整個產(chǎn)品開發(fā)過程屮的信息傳輸與共享，是并行工程和自 頂向下設(shè)計施的實(shí)現(xiàn)基礎(chǔ)。eda技術(shù)的每一次進(jìn)步，都引起了設(shè)計層次上的一次飛躍，從設(shè)計層次 上分，70年代為物理級設(shè)計（cad）, 80年代為電路級設(shè)計（cae）, 9 0年 代進(jìn)入到系統(tǒng)級設(shè)計（eda）。物理級設(shè)計主要指ic版圖設(shè)計，一般由半導(dǎo)體 廠家完成，對電子工程師沒有太大的意義，因此本文重點(diǎn)介紹電路級設(shè)計和系 統(tǒng)級設(shè)計。仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行pcb板的自動布局 布線。在制作pcb板之前還可以進(jìn)行pcb后分析，其中包括熱分析、噪聲及 竄擾分析、電磁兼

29、容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電 路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn)pcb板在實(shí)際工 作環(huán)境中的可行性。由此可見，電路級的eda技術(shù)使電子工程師在實(shí)際的電 子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng) 險消滅在設(shè)計階段，縮短了開發(fā)時間，降低了開發(fā)成本。二、系統(tǒng)級設(shè)計進(jìn)入90年代以來，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點(diǎn)：一是產(chǎn)品 復(fù)雜程度提高；二是產(chǎn)品上市時限緊迫。然而，電路級設(shè)計本質(zhì)上是基于門級 描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計輸入、仿真和分析、設(shè)計修改 等）都是在基木邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計方法不能適應(yīng)新的

30、形 勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運(yùn)而生。高層次設(shè) 計是一種“概念驅(qū)動式"設(shè)計，設(shè)計人員無須通過原理圖描述電路，而是針對設(shè) 計目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中 于創(chuàng)造性的方案與概念的構(gòu)思上，而且這些概念構(gòu)思以高層次描述的形式輸人 計算機(jī)，eda系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。這樣，新的概 念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。不僅如此，高層 次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜 合庫的支持下，利用綜合優(yōu)化工。第三節(jié)eda技術(shù)基本特征eda代表了當(dāng)今電子設(shè)計技術(shù)的最新發(fā)展方

31、向，它的基本特征是：設(shè)計 人員按照洎頂向下”的設(shè)計方法，對整個系統(tǒng)進(jìn)行方案設(shè)計和功能劃分，系統(tǒng) 的關(guān)鍵屯路用一片或幾片專用集成屯路(asic)實(shí)現(xiàn)，然后采用硬件描述語言 (hdl)完成系統(tǒng)行為級設(shè)計，最后通過綜合器和適配器生成最終的目標(biāo)器件。 這樣的設(shè)計方法被稱為高層次的電子設(shè)計方法。下面介紹與esda基本特征有 關(guān)的幾個概念。一、“自頂向下”的設(shè)計方法10年前，電子設(shè)計的基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”的構(gòu)造出 一個新的系統(tǒng)，這樣的設(shè)計方法就如同一磚一瓦建造金字塔，不僅效率低、成 本咼而且容易出錯。高層次設(shè)計給我們提供了 一種“自頂向下”(top-down)的全新設(shè)計方法，這 種設(shè)計

32、方法首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。 在方框圖一級進(jìn)行仿真、糾錯，并用碩件描述語言對高層次的系統(tǒng)行為進(jìn)行描 述，在系統(tǒng)一級進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對 應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計的主要仿真和調(diào) 試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計上的錯誤，避 免設(shè)計工作的浪費(fèi)，同時也減少了邏輯功能仿真的工作量，提高了設(shè)計的一次 成功率。二、asic設(shè)計現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集 成屯路構(gòu)成，這就帶來了體積人、功耗大、可靠性差的問題，解決這一問題的 有效方法就是采用 aslc

33、(application specific integrated circuits)芯片進(jìn)行設(shè)計。 asic按照設(shè)計方法的不同可分為:全定制asic,半定制as1c,可編程asic(也 稱為可編程邏輯器件)。設(shè)計全定制as1c芯片吋，設(shè)計師要定義芯片上所有晶體管的幾何圖形和 工藝規(guī)則，最后將設(shè)計結(jié)果交由ic廠家掩膜制造完成。優(yōu)點(diǎn)是：芯片可以獲 得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點(diǎn)是：開發(fā)周期長，費(fèi) 用高，只適合大批量產(chǎn)品開發(fā)。半定制as1c芯片的版圖設(shè)計方法有所不同，分為門陣列設(shè)計法和標(biāo)準(zhǔn)單元設(shè)計法，這兩種方法都是約束性的設(shè)計方法，其主要目的就是簡化設(shè)計，以 犧牲芯片性能為代價來

34、縮短開發(fā)時間。可編程邏輯芯片與上述掩膜asic的不同之處在于：設(shè)計人員完成版圖設(shè) 計后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片，無須ic廠家的參與，大大縮短了 開發(fā)周期?？删幊踢壿嬈骷云呤甏詠?，經(jīng)歷了 pal、gal、cpld、fpga幾 個發(fā)展階段，其中cpld/fpga屬高密度可編程邏輯器件，目前集成度已高達(dá) 200萬門/片，它將掩膜asic集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計生產(chǎn)方便 的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快 的速度上市，而當(dāng)市場擴(kuò)大時，它可以很容易的轉(zhuǎn)由掩膜asic實(shí)現(xiàn)，因此開 發(fā)風(fēng)險也大為降低。上述asic芯片，尤其是cpld/fpga器件，

35、已成為現(xiàn)代高層次電子設(shè)計 方法的實(shí)現(xiàn)載體。三、硬件描述語言硬件描述語言(hdlhardware description language)是一種用于設(shè)計硬件 電子系統(tǒng)的計算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電 路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計。 例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利 用vhdl語言只需要書寫一行a二b+c即可，而且vhdl語言可讀性強(qiáng)，易于 修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言，女n abel-hdl. ahdl,由不同的 eda廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計，層次間翻譯工作要由

36、人 工完成。為了克服以上不足，1985年美國國防部正式推j vhdl(very high speed ic hardware description language)語言，1987 年 ieee 采納 vhdl 為硬 件描述語言標(biāo)準(zhǔn)(ieee std-1076)ovhdl是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和 邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因 此vhdl幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向 上的電路設(shè)計過程都可以用vhdl來完成。!1!vhdl的優(yōu)點(diǎn)(l) vhdl的寬范圍描述能力使它成為高層次設(shè)計的核心，將設(shè)計

37、人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而化較少的精力于物理實(shí)現(xiàn)。(2) vhdl可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計，靈活且 方便，而且也便于設(shè)計結(jié)果的交流、保存和重用。(3) vhdl的設(shè)計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。(4) vhdl是一個標(biāo)準(zhǔn)語言，為眾多的eda廠商支持，因此移植性好。五、系統(tǒng)框架結(jié)構(gòu)eda系統(tǒng)框架結(jié)構(gòu)(framework)是一套配置和使用eda軟件包的規(guī)范，目 前主要的eda系統(tǒng)都建立了框架結(jié)構(gòu)，如cadence公司的design framework, mentor公司的falcon framework,而且這些框架結(jié)構(gòu)都遵守國際cfi組織(c

38、ad framework initiative)制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。framework能將來自不同eda廠商 的工具軟件進(jìn)行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支 持任務(wù)之間、設(shè)計師之間以及整個產(chǎn)品開發(fā)過程中信息的傳輸與共享，是并行 工程和top-down設(shè)計方法的實(shí)現(xiàn)基礎(chǔ)。第四節(jié)本章小結(jié)本章主要介紹了整個論文設(shè)計的一些背景，包括eda本身的一些特點(diǎn)以 及在eda目前的大致發(fā)展情況，相對于后面的設(shè)計內(nèi)容，本章算是介紹了一 些要可能涉及到得基本知識。第二章出租車計費(fèi)系統(tǒng)的設(shè)計第一節(jié)出租車計費(fèi)目標(biāo)本文中岀租車的計費(fèi)工作原理一般分成3個階段： 車起步開始計費(fèi)。首先顯示起步價（本次設(shè)計

39、起步費(fèi)為7.00元），車在 行駛3 km以內(nèi)，只收起步價7.00元。 車行駛超過3 km后，按每公里2.2元計費(fèi)（在7.00元基礎(chǔ)上每行駛1 km 車費(fèi)加2.2元），車費(fèi)依次累加。 行駛路程達(dá)到或超過9 km后（車費(fèi)達(dá)到20元），每公里加收50%的車費(fèi), 車費(fèi)變成按每公里3.3元開始計費(fèi)。車暫吋停止（行駛中遇紅燈或中途暫吋停 車）不計費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零，等待下一次計費(fèi)的開始。第二節(jié)基本設(shè)計思想一、根據(jù)生租車計費(fèi)原理，將出租車計費(fèi)部分由5個計數(shù)器來完成分別為 counter a, counterb, counterc, counterd, countereo 計數(shù)器 a 完成車費(fèi)

40、百 位計數(shù)。計數(shù)器b完成車費(fèi)十位和個位計數(shù)器c完成車費(fèi)角和分。計 數(shù)器d完成計數(shù)到30 （完成車費(fèi)的起步價）。計數(shù)器e完成模擬實(shí)現(xiàn)車行駛 100m的功能。二、行駛過程中車費(fèi)附加50%的功能：由比較器實(shí)現(xiàn)。三、車費(fèi)的顯示：由動態(tài)掃描電路來完成。用專用模塊來實(shí)現(xiàn)，完成數(shù)據(jù) 的輸入即動態(tài)數(shù)據(jù)的顯示。四、通過分析可以設(shè)計出系統(tǒng)的頂層框圖如圖2.1所示：圖2.1系統(tǒng)的頂層框圖第三節(jié)設(shè)計方案比較方案一：采用數(shù)字電路控制。其原理方框圖如圖2.2所示。采用傳感器件, 輸出脈沖信號，經(jīng)過放犬整形作為移位寄存器的脈沖，實(shí)現(xiàn)計價，但是考慮到 這種電路過于簡單，性能不夠穩(wěn)定，而口不能調(diào)節(jié)單價，也不能根據(jù)天氣調(diào)節(jié) 計費(fèi)

41、標(biāo)準(zhǔn)，電路不夠?qū)嵱?，所以我們不予采用。圖2.2方案二：采用單片機(jī)控制。利用單片機(jī)豐富的io端口，及其控制的靈活性, 實(shí)現(xiàn)基本的里程計價功能和價格調(diào)節(jié)、時鐘顯示功能。其原理如圖2.3所示。單片機(jī)方案有較大的活動空間，不但能實(shí)現(xiàn)所要求的功能而且能在很大的程度上擴(kuò)展功能，而且還可以方便的對系統(tǒng)進(jìn)行升級。缺點(diǎn)在于實(shí)現(xiàn)起來相對比較復(fù)雜，因此暫不考慮這種方法。圖2.3方案三：采用vhdl語言vhdl具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的 邏輯控制。它具有多層次的設(shè)計描述功能，層層細(xì)化，最后可直接生成電路級 描述。而且它述支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下 的設(shè)計；既

42、支持模塊化設(shè)計，乂支持層次化設(shè)計。vhdl采用基于庫(library) 的設(shè)計方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計或使用 以前設(shè)計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計中進(jìn)行 復(fù)用，可以使設(shè)計成果在設(shè)計人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計。 除此之外，采用vhdl耗費(fèi)資源比較小，速度比較快，效率比較高，且易于 共享和復(fù)用。故綜合以上兒點(diǎn)我們選擇vhdl語言來設(shè)計計程車計價器。第四節(jié)本章小結(jié)本章主要闡述了我對于出租車計價器這個設(shè)計的基本的思路，以及參考多 種方案并進(jìn)行對比，最終選定采用vhdl語言進(jìn)行設(shè)計。第三章 基于vhdl的出租車計費(fèi)系統(tǒng)的實(shí)現(xiàn)第一節(jié)v

43、hdl相關(guān)介紹一、fpga簡介現(xiàn)場可編程門陣列fpga （fieldprogrammable gate array）是美國x ilinx公司于1984年首先開發(fā)的一種通用型用戶可編程器件。fpga既具 有門陣列器件的高集成度和通用性，又有可編程邏輯器件用戶可編程的靈 活性。fpga由可編程邏輯單元陣列、布線資源和可編程的i/o單元陣列 構(gòu)成，一個fpga包含豐富的邏輯門、寄存器和i/o資源。一片fpga 芯片就可以實(shí)現(xiàn)數(shù)百片甚至更多個標(biāo)準(zhǔn)數(shù)字集成電路所實(shí)現(xiàn)的系統(tǒng)。fpga的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和i/o單元都可 以由用戶編程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計需求。其速度快， 功

44、耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計。使用fpga還可以實(shí)現(xiàn) 動態(tài)配置、在線系統(tǒng)重構(gòu)（可以在系統(tǒng)運(yùn)行的不同時刻，按需要改變電路 的功能，使系統(tǒng)具備多種空間相關(guān)或時間相關(guān)的任務(wù)）及硬件軟化、軟件 碩化等功能。二、部分模塊設(shè)計fpga 部分可劃分成兩個模塊，其中正弦波發(fā)生器模塊乂可細(xì)分成幾 個小模塊。 鎖存器設(shè)計鎖存器用來將單片機(jī)送來的頻率數(shù)據(jù)鎖存穩(wěn)定在fpga中，可以用片 內(nèi)的鎖存器資源（或用觸發(fā)器）來構(gòu)成。 運(yùn)算器設(shè)計運(yùn)算器是用來將頻率數(shù)據(jù)轉(zhuǎn)換成正弦波點(diǎn)與點(diǎn)之間的定時數(shù)據(jù)。該運(yùn) 算器實(shí)際上最終可轉(zhuǎn)換成一除法器。該除法器描述如下：vector （width r-l downto 0）；end

45、 component；上述描述實(shí)際上是調(diào)用了 altera公司的參數(shù)化模塊庫（lpm）中的一 個元件。元件描述后，只要在程序中用generic map和port map語句映 射該元件即可。所要注意的是，上述口信號remainder是numerator和de nominator模運(yùn)算的結(jié)果,所以應(yīng)將remainder與denominator / 2相比較, 實(shí)際結(jié)果應(yīng)在比較的基礎(chǔ)上決定加1還是不加lo 定時器設(shè)計定時器根據(jù)運(yùn)算器傳來的定時數(shù)據(jù)定時。它可以通過對基準(zhǔn)時鐘計數(shù) 來實(shí)現(xiàn)，當(dāng)定時時間一到，就觸發(fā)波形的輸岀。設(shè)計中采用了兩個計數(shù)模塊來同時計數(shù)，一個模塊計數(shù)時鐘的上邊 沿，而另一模塊則計數(shù)

46、時鐘的下邊沿。這樣相當(dāng)于使系統(tǒng)時鐘頻率提高了 一倍，充分利用了系統(tǒng)資源。 波形輸出波形輸出是當(dāng)定時器滿足定時要求觸發(fā)后就輸岀此時的正弦值，多個 點(diǎn)的觸發(fā)輸出就形成了一個正弦波。為節(jié)省芯片資源，這部分求某時止弦值的功能不采用構(gòu)造運(yùn)算器來算 出正弦值，而是利用查表結(jié)構(gòu)。彖xilinx公司fpga芯片則可以利用cl b塊來配置ram或直接利用logiblox來生成。還有彖altera公司的fie xlok系列就用查找表結(jié)構(gòu)（lut）來構(gòu)建片內(nèi)rom或ram。在工程文 件中創(chuàng)建ram或rom塊以后，可以通過將齊時刻的正弦值（以ascii 字符表示）寫進(jìn)mif文件（初始化文件）中，從而存儲在ram或ro

47、m 塊中。在定時器觸發(fā)后生成該時的地址，通過查詢該ram或rom塊就 可輸出該時得正弦值。第二節(jié)系統(tǒng)框圖及各功能模塊的實(shí)現(xiàn)及主程序程序流程圖圖3.1程序流程圖二、系統(tǒng)總體框圖下圖所示為系統(tǒng)的總體框圖，該系統(tǒng)主要由負(fù)責(zé)汽車啟動，停止，暫停， 加速等功能的計費(fèi)模塊，負(fù)責(zé)把車費(fèi)和路程轉(zhuǎn)化為4位10進(jìn)制數(shù)的轉(zhuǎn)換模塊, 負(fù)責(zé)顯示車費(fèi)和路程的顯示模塊，以及復(fù)位模塊和顯示譯碼模塊等5個模塊組 成。圖3.2系統(tǒng)總體框圖三. 計費(fèi)模塊的實(shí)現(xiàn)計費(fèi)模塊如圖3.2所示，輸入端口 start、stop、pause. js分別為汽 車起動、停止、暫停、加速按鍵。luc、chefei分別表示汽車行駛的路程及 相應(yīng)的車費(fèi)。圖

48、3.2if(clk'event and elk二t)thenif(stop=*0,)thenchf:=o;num:=o;b:二 t;aa:=o;lc:=o;elsif(start=,o,)thenb:二 o;chf:=700;lc:=0;elsif(start=' 1 * and js-land pause二t)then if(b=o)then num:二 num+1;end if;四、十進(jìn)制轉(zhuǎn)換模塊的實(shí)現(xiàn)如圖3. 3所示，該模塊把車費(fèi)和路程轉(zhuǎn)化為4位十進(jìn)制數(shù)，daclk的頻率 要比elk快得多4utdaclkagep.oiascore12.0ashi3.obscore12.0

49、abai3.oaqianp.o3bgep.o二bship.obbaip.obqianp.oinstpr圖3.3if(combla=9 and comb 1 b=9 and comblc=9)then combla:=hoooon; comblbhoooo”； comblc:=”0000”； comb 1 d:=comb ld+1; combi :=comb 1 + 1;elsif(combla=9 and comblb=9)then combi a:=noooon; comblbhoooo”； combi :=combl + l;comb 1 c:=comb lc+1;end if;else五

50、、車費(fèi)路程顯示模塊的實(shí)現(xiàn)如圖3.5所示，通過該八進(jìn)制模塊，車費(fèi)和路程將被顯示出來圖3.5車費(fèi)路程顯示模塊begin comb:=c; case comb iswhert00(f=>d v=a 1;dp<=©wheir001"=>d<=a2;dp<='0'when,010,=>d<=a3;dp<=t;wheit011''=>dv=a4; when others=>null; end case;end process;end rtl;六. 八進(jìn)制選擇模塊實(shí)現(xiàn)模塊如圖3.6所示，該模塊主要

51、負(fù)責(zé)對不同時刻的車費(fèi)路程的數(shù)值顯示進(jìn)行 選擇。-se2ljl 匚elk3 r-o嚴(yán)n圖3.6八進(jìn)制選擇模塊beginif(clk,event and clk=,l jthen if(b=”lll”)thenb:="00(f;elseb:二 b+1;end if;end if;a<=b;end process;end rtl;七、顯示譯碼模塊實(shí)現(xiàn)模塊如圖3.7七iutd3.oq6.o一3c圖3.7顯示譯碼模塊begin case d is when,0000,=>q<=,0111111m; wheif'ooo l,=>q<=,000011 (t;

52、whenoo 10"=>q <='t 011011 wheif'001'=>q<1001111”;wheif'010(t'=>q v 1100110,; wheno 101 "=>q <=" 1101101" when,0110,=>q<=,111110r,; when''0111''=>qv=''0100111" when" 1000"=>q <=" 11

53、01111" when others二q<='t 101111" end case;end process;end rtl;第三節(jié)本章小結(jié)本章首先對于主要使用的軟件maxplus進(jìn)行了一個簡單的介紹，然后交代 了總設(shè)計的框圖以及流程圖，給閱讀者以一個大體的印象。從3.4節(jié)開始，分 5個模塊詳細(xì)介紹了主要程序，一個出租車計費(fèi)系統(tǒng)的程序在本章全部交待完 畢。第四章系統(tǒng)仿真第節(jié) 軟件altera max+plus介紹一、軟件功能簡介max+plus ii (multiple array and programming logic user system)開發(fā)工 具是

54、美國altera公司推出的一種eda工具，具有靈活高效，使用便捷，易學(xué) 易用的特點(diǎn)。altera公司在推出各種cpld和fpga的同時也在不斷地升級 相應(yīng)的開發(fā)工具軟件，已從早期的第一代a+plus、第二代max+plus發(fā)展到 目前的第三代max+plus ii和第四代quartuso使用max+plus ii軟件，設(shè)計 者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需熟悉所用的設(shè)計輸入工具，如硬件描述 語言、原理圖等進(jìn)行輸入，max+plusii自動將設(shè)計轉(zhuǎn)換成目標(biāo)文件下載到器 件中去。max+plus ii開發(fā)系統(tǒng)具有以下特點(diǎn)。 多平臺系統(tǒng)max-f-plusii的設(shè)計輸入、處理與校驗(yàn)功能一起提供了全

55、集 成化的可編程開發(fā)工具，可以加快動態(tài)調(diào)試，縮短開發(fā)周期。 開放的界面max+plus ii可與其它工業(yè)標(biāo)準(zhǔn)的設(shè)計輸入、綜合和校驗(yàn)工 具鏈接。具有edif, vhdl, verilog hdl以及其他的網(wǎng)表接口，便于與許多公司的 eda 工具接口,包括 cadence, mentor, synopsys, synplicity, viewlogic等公司提供的eda工具的接口。 模塊組合式工具軟件max+plus ii具有一個完整的可編程邏輯設(shè)計環(huán)境,包括設(shè)計輸入、設(shè)計處理、設(shè)計校驗(yàn)仿真和下載編程四個模塊，設(shè)計者可 以按設(shè)計流程選擇工作模塊。 與結(jié)構(gòu)無關(guān) max+plus ii 支持 alte

56、ra 的 classic. max5000. max7000> flex8000. flex1ok等可編程器件系列，提供工業(yè)界中唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 硬件描述語言max+plusii支持各種hdl硬件設(shè)計輸入語言，包括 vhdl、veriloghdl 和 altera 的硬件描述語言 ahdl。二、可編程邏輯器件設(shè)計流程簡介可編程邏輯器件cpld/fpga的設(shè)計是指利用開發(fā)軟件和編程工具對器 件進(jìn)行開發(fā)的過程?？删幊踢壿嬈骷脑O(shè)計流程包括設(shè)計準(zhǔn)備、設(shè)計輸入、設(shè) 計處理（項目編譯）、仿真和定時分析、器件編程下載（設(shè)計實(shí)現(xiàn)）四個步驟。三、max+plus ii可編程設(shè)計流

57、程 設(shè)計準(zhǔn)備在對可編程邏輯器件的芯片進(jìn)行設(shè)計z前，首先要進(jìn)行方案論 證、系統(tǒng)設(shè)計和器件選擇等設(shè)計準(zhǔn)備工作。設(shè)計者首先要根據(jù)任務(wù)要求，如系 統(tǒng)所完成的功能及復(fù)雜程度，對工作速度和器件本身的資源、成本及連線的可 布通性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計方案。在前面已經(jīng)介紹過，數(shù)字系統(tǒng) 的設(shè)計方法通常采用從頂向下的設(shè)計方法，也是基于芯片的系統(tǒng)設(shè)計的主要方 法，它首先從系統(tǒng)設(shè)計入手，在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計，采用硬件描述 語言對高層次的系統(tǒng)進(jìn)行描述，并在系統(tǒng)級采用仿真手段,驗(yàn)證設(shè)計的正確性, 然后再逐級設(shè)計在低層的結(jié)構(gòu)。由于高層次的設(shè)計與器件及工藝無關(guān)，而且在 芯片設(shè)計前就可以用軟件仿真手段驗(yàn)證系統(tǒng)方案的可行性，因此自頂向下的設(shè) 計方法，有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計屮的錯誤，避免不必要的重復(fù)設(shè)計，提高設(shè) 計的一次成功率。自頂向下的設(shè)計采用功能分割的方法從頂向下逐次進(jìn)行劃 分，這種層次化設(shè)計的另一個優(yōu)點(diǎn)是支持模塊化，從而可以提高設(shè)計效率。 設(shè)計輸入設(shè)計者將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表 現(xiàn)出來，并送入計算機(jī)的過程稱為設(shè)計輸入。設(shè)計輸入通常有以下幾種方式。1）.原理圖輸入方式2）硬件描述語言輸入方式3）.波形輸入方式4）