FPGA與絕對編碼器BiSS協(xié)議通信

1、絕對編碼器biss協(xié)議通信引言位置編碼器是工業(yè)白動控制屮重要的反饋環(huán)節(jié)執(zhí)行元件。位置編碼器按工作方式分為 絕對式和增量式兩種。絕對位證式編碼器的數(shù)據(jù)輸出一般采用串行通信的方式口。位直編 碼器的通信速度，在一定程度上影響閉壞系統(tǒng)的時間常數(shù)。德國ic-haus公司提出的 biss但idirectional synchronous serial）協(xié)議是一種新型的可自由使用的開放式同步串行通 信協(xié)議2,使用該協(xié)議通信波特率可以達到10mbps,達到rs422接口總線的波特率上限 3,是其它一些同類常用串行通信協(xié)議（如ssi, endat, hiperface,起止式異步協(xié)議）的5 倍以上。表1殛協(xié)議與

2、其它同類協(xié)議對比円勵加2ssi連接總線或點對點總線或點對點點對點點對點點對點傳輸方式雙向，同步雙向，異步雙向，同步單向:同步雙向:異步協(xié)議免費否否是是波特率bps1qm38.4k2ml5m2jm協(xié)議長度可變是否是是否報警位可定義否可定義否模擬線否4條4條否否i注：起止式指一種常用的異步串行通信協(xié)議5,每幀數(shù)據(jù)包括1位起始位、58位數(shù) 據(jù)位、1（或0）位奇偶校驗位、1（或1.5或2）位停止位。由表1中可知，biss協(xié)議通信波特率遠遠高出其它協(xié)議，總線連接方式、報警位、協(xié) 議長度可調(diào)整，工業(yè)應(yīng)用靈活性好，無協(xié)議產(chǎn)權(quán)成木，全數(shù)字接口無模擬器件成本?？梢?， 在通信速度、產(chǎn)品適應(yīng)性、成木等綜合方面，bi

3、ss協(xié)議具有很好的發(fā)展前景。1、biss協(xié)議biss協(xié)議包括讀數(shù)模式（sensor mode）和寄存器模式（register mode）兩部分的內(nèi)容。 如圖1、圖2所示,在點對點或總線連接下由主機發(fā)送ma（master）信號,編碼器返回sl（slave） 信號。sl的返回信號是和ma的時鐘同步的。在寄存器模式下，ma在提供時鐘的同時， 需要攜帶寄存器地址、寄存器值等信息，這是通過不同的占空比實現(xiàn)的：當(dāng)占空比在 10%30%（文中稱為低占空比）時，同時表示數(shù)據(jù)0；當(dāng)占空比在70%90%（文屮稱為高占 空比）時，同時表示數(shù)據(jù)仁團2總線連接方式1.1讀數(shù)模式在讀數(shù)模式下，通信波特率可達到10mbps

4、, ma和sl的幀結(jié)構(gòu)如圖3所示。其中， ma的req（請求）位的時間長度耍小于timeoutsens（nj編程的時間參數(shù)），編碼器識 別為讀數(shù)模式。在ma的每一個時鐘上升沿，sl返回相應(yīng)的數(shù)據(jù)位。實際應(yīng)用中，長距離的導(dǎo)線傳輸、接口電平轉(zhuǎn)換芯片等帯來的總線延時（linedelay）,會 冇sl2的延遲響應(yīng)波形。由此口j估計總線延時為時間長度，即ma時鐘上升沿和sl 響應(yīng)位卜降沿的時間長度，相應(yīng)地延遲采樣時刻，使通信不受總線延時的影響。編碼器的位置信號盂要內(nèi)部采集，轉(zhuǎn)換等過程。當(dāng)編碼器忙不能立刻響應(yīng)主機的讀數(shù)請 求時，延遲響應(yīng)start位，此時為sl3的波形，數(shù)據(jù)處理帶來的延時為時間長度?？梢?，

5、在高波特率的通信狀態(tài)下，仍能通過估計總線延時和忙延時，準確的進行數(shù)據(jù)通信。unfcxniinssli圖3讀數(shù)模式協(xié)議浪形1.2寄存器模式在讀寫寄存器模式下，通信波特率相對較低。文中編碼器的寄存器為eeprom,正常 工作上限波特率為250ko ma的req位時間長度耍大于timeoutsens,編碼器識別為寄 存器模式。寄存器地址序列為波形（讀寄存器、寫寄存器相同），包括3位的id（編碼器 編號）、7位adr（編碼器地址）、1位wnr（讀寫標(biāo)志位）和4位crc（校驗位），同樣使用高 低占空比來實現(xiàn)時鐘和數(shù)據(jù)的同時輸出。i1 個訂13】d.7adrwmucrc丨佔引叩4讀寄存器模式協(xié)議波形5寫寄

6、存器模式協(xié)議波形主機輸出寄存器地址序列麻，如果是讀寄存器模式，即寄存器地址序列屮的wnr位為0, ma繼續(xù)輸出時鐘，sl返回寄存器中的數(shù)據(jù)。如果是寫寄存器模式，即寄存器地址序列中 的wnr位為1, ma則繼續(xù)輸出高低占空比信號，sl返回寫入的寄存器值，如該值與發(fā)送 的數(shù)據(jù)一致，說明寫寄存器操作成功。位置數(shù)據(jù)、寄存器數(shù)據(jù)、寄存器地址后均加冇crc校驗，保證傳送數(shù)據(jù)的準確性。 對于總線連接方式，biss協(xié)議給出了多編碼器串行連接的讀數(shù)方式和寄存器讀寫方式，是 上述時序的組合，詳細說明見參考文獻1。2、通信模塊的軟硬件設(shè)計2.1硬件設(shè)計通信模塊棊于ep1c12q240-fpga設(shè)計，對netzer

7、re252型號的絕對位置式光電編 碼器進行位置讀數(shù)，釆用點對點連接，rs422差分總線接口使用max3460電平轉(zhuǎn)換芯片。 為了提高通信模塊在工業(yè)應(yīng)用中的抗于擾性，接口芯片和fpga核心模塊之間加入高速光 耦hcpl0630進行隔離。輸出接口有并行接口、串行通信接口、增量式等，與上位機通信。2.2軟件設(shè)計圖6軟件設(shè)計框團程序在quartus ii軟件6環(huán)境下，使用verilog hdl7語言編寫，采用的是自底向上 的編寫方式，使用約6000門資源。底層模塊包括讀數(shù)模塊、讀寫寄存器模塊。底層模塊的 elk時鐘由頂層模塊的鎖相環(huán)pll分頻提供8。讀數(shù)模塊或者讀寫寄存器模塊在en置位后, 獨占ma線

8、，發(fā)送與協(xié)議対應(yīng)的波形，再根據(jù)編碼器返回的sl波形采樣識別數(shù)據(jù)，通過data 總線保存到頂層模塊的數(shù)據(jù)緩沖區(qū)。頂層模塊主要包括兩個狀態(tài)機。讀數(shù)狀態(tài)機根據(jù)編碼器的工作吋序要求完成寄存辭的 初始化，然后不斷的讀取編碼器的數(shù)據(jù)保存到數(shù)據(jù)緩沖區(qū)。輸出狀態(tài)機根據(jù)指定標(biāo)志位從數(shù) 據(jù)緩沖區(qū)讀取數(shù)據(jù)，控制以并行、串口、增量式的輸出時序邏輯。3、實驗結(jié)果及對比quartus ii屮的signaltap邏輯分析儀町以嵌入到fpga,觀察管腳電平和內(nèi)部變量值。 圖7所示為編碼器返回14位數(shù)據(jù)的通信波形。從圖中可見，sl的第一個下降沿即ack位 延遲了約0.65ps,為總線延時。一個完整的讀數(shù)操作從5時刻開始需要約2

9、10個采樣點， 即 4.2ps 的時間（4.2ps=210*1/50 mhz,采樣頻率 50mhz）。7軸旺52編碼器通信波形圖8為tamagawa-ts5667型號的絕對式光電位置編碼器返回17位數(shù)據(jù)的通信波 形，該編碼器采用起止式異步串行通信協(xié)議，波特率為2.5mo半雙工通信方式下，一個完 整的讀數(shù)操作從0時刻di請求開始，到約868時刻ro應(yīng)答結(jié)束，需要約30.4ps的時間 （30.4ps=868*1/28.57mh乙 采樣頻率 28.57mhz）。v 1*105 i1namepvakk* 1012«256384$1264076®4lo uiulroi-1-in n nnn nn nn njuul<8 tamagaats5667編碼器通信波形biss協(xié)議下的數(shù)據(jù)位數(shù)nj調(diào)整,如果把biss協(xié)議下的數(shù)據(jù)位數(shù)從14位增加到仃位, 只需增加3個時鐘的時間長度，在10mbps下為0.3秒。由此得到，在同樣傳輸17位光電編碼器位置數(shù)據(jù)的情況下，起止式杲步協(xié)議耗時 30.4ps,而biss協(xié)議僅耗時4.5ps,通信速度捉高了 6.75倍。4、結(jié)論基于biss協(xié)議的各方面優(yōu)點，目前已有徳國ic-haus,美國danaher,以色列netzer