傳統(tǒng)FPGA設(shè)計ppt課件

1、水煮水煮FPGA傳統(tǒng)FPGA設(shè)計流程簡介 Field Programmable Gate Array 可編程邏輯器件 適合高密度，復(fù)雜時序邏輯 供應(yīng)商： Xilinx、Altera、Actel、Lattice、Quicklogic可編程IO可編程邏輯單元LUT查找表）寄存器布線全局線低Skew、強(qiáng)驅(qū)動）普通互連長、短）專用進(jìn)位鏈內(nèi)嵌功能單元PLL/DLLRAMDSPSERDESXC3S50 overviewIOBLan (global、short、long)RAM&DSPDCMSwitch boxCLBXC3S50 CLB overviewLUTRegister進(jìn)位鏈進(jìn)位鏈 電路設(shè)計

2、功能仿真 綜合 綜合后仿真 布局布線 布局布線后仿真 板級仿真optional） 加載配置，在線調(diào)試?數(shù)字系統(tǒng)模型設(shè)計層次ESLBehavior levelRTL Gate level設(shè)計輸入SystemC, SystemVerilogHDL原理圖 simple網(wǎng)表 IP coreTOPDOWN高性能電路HDL描述1、提升頻率算法：并行、乒乓、流水線合理按排數(shù)據(jù)流構(gòu)造：源邏輯復(fù)制，減少扇出2、減少資源、功耗資源共享，時鐘使能ToolsModelsimVCSNCsimWorking in Test Bench建議在設(shè)計中估算并加入延時信息測試目標(biāo)測試目標(biāo)測試激勵測試激勵測試監(jiān)控測試監(jiān)控Test

3、Bench 將模型映射到現(xiàn)有資源 ToolsSynplify Pro for most FPGAXST for xilinx FPGAQuartus for Altera FPGA可綜合HDL設(shè)計HDL是描述性語言，非設(shè)計語言，原則上先有電路后有HDL。可綜合的特點(diǎn)：可以直觀反應(yīng)到一個或幾個具體的簡單電路上if()else mux2always ( posedge clk) begin DFFsendfor() ?ab ?傳說中可綜合的RTL不一定可綜合對應(yīng)的映射區(qū)間限制在FPGA現(xiàn)有的資源內(nèi) HDL模型優(yōu)化 我們的目標(biāo)是，沒有不確定性 不要讓綜合器替你做決定用HDL設(shè)計描述你的設(shè)計盡量使用廠

4、商所提供的庫使用綜合約束 A+B+C+DExample 綜合約束 模型優(yōu)化speed、area） 模型映射自由度 設(shè)置方式： 1、菜單選擇 for global 2、HDL內(nèi)嵌入 for special 3、約束文件編輯優(yōu)化目標(biāo)優(yōu)化目標(biāo)優(yōu)化力優(yōu)化力度度FSM選項選項資源識別資源識別 綜合結(jié)果觀察1、綜合報告資源利用率最大設(shè)計速率 注意你的Warning2、RTL View/Technology View跟蹤、分析關(guān)鍵模塊、途徑RTLviewTechnologyviewCritical pathNet/port/inst 目的：驗證綜合后的實(shí)際功能與模型所描述功能的一致性添加器件延時信息，初步驗

5、證時序optional） 流程規(guī)劃單元放置物理綜合optional）布線單元連接單元重放置組合邏輯優(yōu)化復(fù)制，交換）時序邏輯優(yōu)化復(fù)制，平衡）布局后仿真 約束約束 唯一人為干預(yù)實(shí)現(xiàn)過程的接口唯一人為干預(yù)實(shí)現(xiàn)過程的接口 決定實(shí)現(xiàn)效果好壞的主要因素決定實(shí)現(xiàn)效果好壞的主要因素 約束不會提升設(shè)計的最佳性能，同綜合一樣，它只約束不會提升設(shè)計的最佳性能，同綜合一樣，它只增加實(shí)現(xiàn)過程的可控性，結(jié)果的唯一性增加實(shí)現(xiàn)過程的可控性，結(jié)果的唯一性 PIN分配管腳、電壓標(biāo)準(zhǔn)分配管腳、電壓標(biāo)準(zhǔn)驅(qū)動能力、速度驅(qū)動能力、速度輸入延遲輸入延遲端接阻抗端接阻抗 Timing Area附加約束Area Constraint絕對位置絕

6、對位置 觸發(fā)器觸發(fā)器 LUT RAM/DSP（primitive）絕對區(qū)域絕對區(qū)域 模塊模塊 group of primitive相對位置相對位置 觸發(fā)器觸發(fā)器 LUT RAM/DSP （primitive）相對區(qū)域相對區(qū)域 模塊模塊指定布線指定布線 net區(qū)域約束Map結(jié)果模塊列表！區(qū)域約束主要目的是關(guān)聯(lián)耦合邏輯，減少后續(xù)布線壓力；其次是加大資源利用率。 ！靠的近信號延遲不一定就小，信號線上延遲主要來自線與線之間的轉(zhuǎn)接如LUT，switch-box）。由于FPGA內(nèi)部連接的結(jié)構(gòu)是橫縱兩向的，斜向的連接延遲會大于橫縱方向上最大跨度連接。所以，在做位置約束時盡量避免斜向；而區(qū)域約束要松，如果沒有

7、資源上的顧慮，約束面積建議為所需的3倍以上。！對時序的改善貢獻(xiàn)很小，緊的約束甚至有惡化時序的可能。Timing Constraint端口輸入輸出約束 IO端口時鐘約束單時鐘域約束 同步器件多時鐘域約束 關(guān)聯(lián)時鐘組Skew約束 同源時鐘線延遲約束 netTIG all設(shè)計的最高速度已經(jīng)由設(shè)計的構(gòu)造和器件的性能決定，時序約束只提供了設(shè)計需求，明確了設(shè)計內(nèi)部各單元哪些需要被優(yōu)待，哪些可以隨意。所以，沒必要在時序上加上很緊的約束，跟自己的電腦過不去，還浪費(fèi)青春，浪費(fèi)電。適可而止才是正道。時序分析時序分析動態(tài)時序分析動態(tài)時序分析需要測試向量需要測試向量效率低效率低覆蓋率不能保證覆蓋率不能保證靜態(tài)時序分析靜態(tài)時序分析不需要外部測試激勵不需要外部測試激勵效率高效率高全覆蓋全覆蓋精確度不高精確度不高 STA時序模型 TPmin =Tcko +Tdelay +Tsetup -Tskew Tcko + Tdelay - Tskew Thold Slack = Tp - Tpmin 后仿仿真模型時序標(biāo)注.sdf文件提供三種延時值，最大、典型、最小打印信息 $setup, $hold, $recovery # * Error:/path/to/xilinx/verilog/src/simprims/X_RAMD16.v(96): $setup(negedge WE:29138 ps, posedg