數(shù)字邏輯實(shí)驗(yàn)報(bào)告

1、數(shù)字邏輯實(shí)驗(yàn)報(bào)告 姓名：任凱 學(xué)號(hào)：139074018班級(jí)：計(jì)131實(shí)驗(yàn)一 3-8 譯碼器設(shè)計(jì)（原理圖設(shè)計(jì)輸入）（本實(shí)驗(yàn)將詳細(xì)介紹 Altera 公司 MAX+Plus軟件的基本應(yīng)用）一、實(shí)驗(yàn)?zāi)康?. 通過一個(gè)簡單的 3-8 譯碼器的設(shè)計(jì)，讓學(xué)生掌握用原理圖描述組合邏輯電路的設(shè)計(jì)方法。2. 掌握組合邏輯電路的軟件仿真方法。3. 初步了解可編程器件設(shè)計(jì)的全過程。二、實(shí)驗(yàn)步驟1. 設(shè)計(jì)輸入1.1 啟動(dòng) MAX+Plus軟件包，選擇 File/New 菜單，彈出設(shè)計(jì)輸入選擇窗口，如下圖 1.1 所示:1.2 選擇 Graphic Editor File，單擊“ OK”按鈕，打開原理圖編輯器，進(jìn)入原理

2、圖設(shè)計(jì)輸入電路編輯狀態(tài)。如下圖 1.2 所示:1.3 設(shè)計(jì)的輸入1 ）放置一個(gè)器件在原理圖上a. 在原理圖的空白處雙擊鼠標(biāo)左鍵（或者單擊右鍵選擇 Symbol/Enter Symbol 快捷菜單），彈出圖 1.3 所示對(duì)話框。b. 在 Symbol Name 框中輸入元件名稱或用鼠標(biāo)在元件庫中選取所需元件，按下“ OK”按鈕即可。c. 對(duì)于相同的元件，只要按住 Ctrl 鍵的同時(shí)拖動(dòng)鼠標(biāo)即可進(jìn)行復(fù)制；也可采用復(fù)制/粘貼的方法進(jìn)行復(fù)制。d. 一個(gè)完整的電路應(yīng)包括：輸入端口 INPUT、電路元器件的集合、輸出端口 OUTPUT。e. 圖1.4為 3-8 譯碼器元件的安放結(jié)果。 圖 1.42）在器件

3、的管腳上添加連線把鼠標(biāo)移到元件引腳附近，鼠標(biāo)指針由箭頭變?yōu)槭郑醋∈髽?biāo)左鍵拖動(dòng)即可畫出連線。圖 1.5 為 3-8 譯碼器原理圖。 圖1.53）標(biāo)記輸入/輸出端口屬性雙擊輸入/輸出端口的“PIN_NAME”，變成黑色時(shí)輸入標(biāo)記符并回車確認(rèn)。本譯碼器將三個(gè)輸入端標(biāo)記為 A、B、C，輸出端標(biāo)記為 D0D7。標(biāo)記輸入/輸出端口后的 3-8 譯碼器原理圖如圖 1.6 所示。 圖1.64）保存原理圖對(duì)于新建文件，單擊保存按鈕會(huì)出現(xiàn)“Save As（另存為）”對(duì)話框，此時(shí)可選擇（或輸入）保存路徑和文件名稱。原理圖的文件擴(kuò)展名為“*.gdf”。5）設(shè)置為當(dāng)前文件點(diǎn)擊 File/Project/Set Pr

4、oject to Current File 可將當(dāng)前編輯的文件設(shè)置為當(dāng)前文件。當(dāng)打開了幾個(gè)項(xiàng)目文件時(shí)，這個(gè)步驟非常重要，否則將會(huì)出錯(cuò)。* 初學(xué)者一定要注意這一步驟。至此，已經(jīng)完成了一個(gè)電路的原理圖設(shè)計(jì)輸入的整個(gè)過程。2. 電路的編譯與適配2.1 選擇芯片型號(hào)點(diǎn)擊 Assign/Device 菜單選擇當(dāng)前項(xiàng)目文件欲設(shè)計(jì)實(shí)現(xiàn)的實(shí)際芯片來進(jìn)行編譯適配。本例選擇 EPLD EPF10K10LC84-4 來實(shí)現(xiàn)，如圖 2.1 所示。 圖2.1如果不選擇適配芯片，開發(fā)軟件將自動(dòng)把所有適合本電路的芯片一一進(jìn)行編譯適配，將會(huì)耗費(fèi)大量時(shí)間。2.2 編譯適配點(diǎn)擊 MAX+Plus/Compiler 菜單，按下彈出

5、窗口（圖 2.2）中的 Start按鈕開始進(jìn)行編譯，生成下載文件。如果編譯前選擇的芯片是 CPLD，則生成的下載文件為“*.pof”文件（編程目標(biāo)文件）；如果選擇的芯片是 FPGA，則生成“*.sof”文件（SRAM 配置目標(biāo)文件）。這個(gè)文件用于硬件下載編程時(shí)調(diào)用。同時(shí)還生成一個(gè)“*.rpt”報(bào)告文件，用于詳細(xì)查看編譯結(jié)果。如果編譯時(shí)出現(xiàn)錯(cuò)誤，則要修改設(shè)計(jì)后重新編譯。圖2.2如果設(shè)計(jì)的電路順利地通過了編譯，當(dāng)電路不復(fù)雜的情況下，就可以對(duì)芯片進(jìn)行編程下載，直到實(shí)現(xiàn)所設(shè)計(jì)的硬件電路，至此，已經(jīng)完成了一個(gè)EDA 的設(shè)計(jì)與實(shí)現(xiàn)的全過程。如果電路足夠復(fù)雜，就要進(jìn)行仿真。 圖2.33. 電路仿真與時(shí)序分析

6、MAX+Plus支持電路的功能仿真（前仿真）和時(shí)序仿真（后仿真）。眾所周知，開發(fā)人員在進(jìn)行電路設(shè)計(jì)時(shí)，非常希望借助比較先進(jìn)、高效的仿真工具來節(jié)省設(shè)計(jì)過程的時(shí)間和成本。因此，EDA 工具提供的強(qiáng)大的（在線）仿 真 功 能 迅 速 得 到 了 電 子 工 程 設(shè) 計(jì) 人 員 的 青 睞 ， 這 也 是 當(dāng) 今 EDA（CPLD/FPGA）技術(shù)非常火爆的原因之一。下面通過本實(shí)驗(yàn)來介紹 MAX+Plus仿真功能的基本應(yīng)用。3.1 添加仿真激勵(lì)信號(hào)波形1 ）啟動(dòng) MAX+Plus/Waveform Editor 菜單，進(jìn)入波形編輯窗口，如圖 3.1 所示。 圖3.12）將鼠標(biāo)指針移到空白處，單擊鼠標(biāo)右鍵

7、，選擇快捷菜單中的“ Enter Nodes from SNF”并按鼠標(biāo)左鍵確認(rèn)，出現(xiàn)圖 3.2 所示的對(duì)話框。 圖3.23）單擊“ List”和“=>”按鈕，選擇欲仿真的 I/O 管腳。4）單擊“ OK”按鈕，列出仿真電路的輸入、輸出管腳圖如圖 3.3 所示。在本列中， 3-8 譯碼器的輸出為灰色，表示未仿真前其輸出是未知的。圖3.35）調(diào)整管腳順序，以符合常規(guī)習(xí)慣。調(diào)整時(shí)只需選中某一管腳并按住鼠標(biāo)左鍵將其拖到相應(yīng)位置即可完成。如圖 3.4。 圖3.46）準(zhǔn)備為電路輸入端口添加激勵(lì)波形。選中欲添加信號(hào)的管腳，窗口左邊的信號(hào)源即刻變成可操作狀態(tài)，這是就可以根據(jù)實(shí)際電路要求選擇信號(hào)源種類。

8、本例電路中，選擇時(shí)鐘信號(hào)就可以滿足仿真要求。7）選擇仿真時(shí)間。仿真時(shí)間長短由電路實(shí)際要求確定。點(diǎn)擊“ File/End Time”菜單，本實(shí)驗(yàn)選擇軟件默認(rèn)時(shí)間 1us 就能觀察到 3-8 譯碼器的 8 個(gè)輸出狀態(tài)。8）為 A、 B、 C 三個(gè)端口添加輸入信號(hào)。先選中 A 輸入端，然后再點(diǎn)擊窗口左邊的時(shí)鐘信號(hào)源圖標(biāo)添加激勵(lì)波形，出現(xiàn)圖 3.5 所示的對(duì)話框。 圖3.5本例中，選擇初始電平為“ 0”，時(shí)鐘周期倍數(shù)為“ 1 ”，按下“ OK”按鈕確認(rèn)。這時(shí)已為輸入端 A 添加了完整的激勵(lì)信號(hào)，點(diǎn)擊全屏顯示按鈕后如圖 3.6 所示。 圖3.6根據(jù)電路要求編輯另外兩路輸入端口的激勵(lì)信號(hào)波形。本實(shí)驗(yàn)中，假

9、設(shè)3-8 譯碼器的 A、 B、 C 三路輸入信號(hào)的頻率分別為 1 、 2、 4 倍關(guān)系，則譯碼輸出順序就符合常規(guī)的觀察習(xí)慣。按上述方法，為 B、 C 兩路輸入端口添加激勵(lì)波形后，點(diǎn)擊全屏顯示按鈕后如圖 3.7 所示。9）保存激勵(lì)信號(hào)編輯結(jié)果。使用 File/Save 或關(guān)閉當(dāng)前波形編輯窗口均會(huì)出現(xiàn)圖 3.8 所示的對(duì)話框，單擊“ OK”按鈕保存激勵(lì)信號(hào)波形。 圖3.8* 注意不要隨意改動(dòng)文件名（仿真波形文件應(yīng)與設(shè)計(jì)文件同名，僅擴(kuò)展名不同）。3.2 電路仿真電路仿真分為功能仿真（前仿真）和時(shí)序仿真（后仿真），而時(shí)序仿真覆蓋了功能仿真，故本實(shí)驗(yàn)直接使用時(shí)序仿真。1 ）點(diǎn)擊“ MAX+Plus/Si

10、mulator”菜單，彈出圖 3.9 所示的對(duì)話框。 圖3.92）確定仿真時(shí)間。 End Time 為“ 1”的整數(shù)倍。如果在添加激勵(lì)信號(hào)時(shí)未設(shè)置結(jié)束時(shí)間，則此時(shí)仿真窗口中的“ EndTime”參數(shù)就不能修改。本例中，使用默認(rèn)時(shí)間，單擊“ Start”按鈕開始仿真。如果出現(xiàn)錯(cuò)誤，一般是激勵(lì)信號(hào)添加有誤，查找并修正錯(cuò)誤后重新仿真。本例無錯(cuò)誤，出現(xiàn)圖 3.10 的提示。 圖3.103）觀察仿真結(jié)果。單擊激勵(lì)輸出波形文件“ ”按鈕，波形如圖 3.11 所示。 圖3.114）從上圖可見，所設(shè)計(jì)的 3-8 譯碼器順利的通過了仿真，設(shè)計(jì)完全正確。下面將上圖放大，仔細(xì)觀察一下電路的時(shí)序。在窗口空白處單擊鼠標(biāo)

11、左鍵，出現(xiàn)測(cè)量標(biāo)尺，然后將標(biāo)尺拖至欲測(cè)量的地方，查看延時(shí)情況。4. 管腳的重新分配與定位啟動(dòng) MAX+Plus/Floorplan Editor 菜單，出現(xiàn)如圖 4.1 所示的芯片管腳自動(dòng)分配畫面（在芯片的空白處雙擊鼠標(biāo)，可在芯片和芯片的內(nèi)部邏輯塊之間切換）。*注意：不要在芯片的內(nèi)部邏輯視圖下進(jìn)行管腳分配。 圖4.1Floorplan Editor 顯示的是該設(shè)計(jì)項(xiàng)目的管腳分配圖，它是由軟件自動(dòng)分配的。用戶可以隨意改變管腳分配，以方便與所設(shè)計(jì)的外設(shè)電路進(jìn)行匹配。管腳編輯過程如下：4.1 按 下 窗 口 左 邊 的 手 動(dòng) 分 配 圖 標(biāo)所 有 管 腳 將 會(huì) 出 現(xiàn) 在窗口中，如圖 4.2 所

12、示。 圖4.24.2 用鼠標(biāo)按住某輸入/輸出端口，并拖到下面芯片的某一管腳上，便可完成一個(gè)管腳的重新分配。注意：芯片上有一些特定功能的管腳，進(jìn)行管腳編輯時(shí)，不要對(duì)這些管腳進(jìn)行分配。另外，在芯片器件選擇中，如果選的是 auto，則不允許對(duì)管腳進(jìn)行在分配。 當(dāng)對(duì)管腳進(jìn)行二次調(diào)整以后，一定要再編譯一次，否則程序下載以后，其管腳功能還是為當(dāng)初的自動(dòng)分配狀態(tài)。5. 器件的下載編程與硬件實(shí)現(xiàn)5.1 實(shí)驗(yàn)箱電路板上的連線用三位撥碼開關(guān)代表譯碼器的輸入 A、 B、 C，將其分別與 EPF10K10芯片的對(duì)應(yīng)管腳相連。用 LED 燈來表示譯碼器的輸出，將 D0D7 對(duì)應(yīng)的管腳分配與 8 只LED 相連。5.2

13、器件的編程下載1 ）啟動(dòng) MAX+Plus/Programmer 菜單。如果是第一次啟用，將會(huì)出現(xiàn)填寫硬件類型對(duì)話框，請(qǐng)選擇“byte blaster”并按下“OK”按鈕確認(rèn)即可。此后，如果需要修改硬件類型，可以在打開 MAX+Plus/Programmer菜單，選擇 Options/Hardware Setup 菜單。2）選中主菜單下的 JTAG/Multi-Device JTAG Chain 菜單項(xiàng)（第一次啟用可能會(huì)出現(xiàn)問話框，視實(shí)際情況回答確認(rèn)）。3）啟動(dòng) JTAG/Multi-Device JTAG Chain Setup菜單項(xiàng)，出現(xiàn)圖 4.3 的對(duì)話框 圖4.34）按下“Select

14、 Programming File”按鈕，選擇要下載的“.sof”文件，然后按“Add”按鈕將其加到文件列表中，如圖 4.4 所示。5）選擇完下載文件后，單擊“OK”按鈕，出現(xiàn)圖 4.5 所示的下載編程界面 圖4.56）單擊“ Configure”按鈕，進(jìn)行下載編程。如果不能正確下載，請(qǐng)點(diǎn)擊圖 4.4 的“Detect JTAG Chain Info”按鈕進(jìn)行 JTAG 測(cè)試， 查找原因。直到完成下載，按“ OK”鍵退出。 注檢查點(diǎn)提示：電路是否已經(jīng)通過軟件仿真？管腳二次分配后有沒有重新編譯？是否已加電？下載電纜是否用錯(cuò)？硬件類型設(shè)置是否正確？ CPLD/ISP 切換開關(guān)是否正確？ JTAG

15、接口有無插反？至此，已完成了可編程器件的從設(shè)計(jì)到下載實(shí)現(xiàn)的整個(gè)過程。MAX+Plus更多的功能請(qǐng)參考相關(guān)資料。7）結(jié)合電路功能，在實(shí)驗(yàn)箱上觀察設(shè)計(jì)實(shí)現(xiàn)的結(jié)果。三、實(shí)驗(yàn)報(bào)告1、填寫下表（填燈亮(L)或滅(M)）ABCLED0LED1LED2LED3LED4LED5LED6LED7000LMMMMMMM100MLMMMMMM010MMLMMMMM110MMMLMMMM001MMMMLMMM101MMMMMLMM011MMMMMMLM111MMMMMMML2、結(jié)合本次實(shí)驗(yàn)，簡述原理圖輸入法設(shè)計(jì)組合電路的步驟。（1）仔細(xì)分析設(shè)計(jì)要求,確定輸入、輸出變量：在本次試驗(yàn)中，需要有三個(gè)變量的輸入，而輸出則是八

16、位；（2）根據(jù)輸入輸出之間的因果關(guān)系,列出輸入輸出對(duì)應(yīng)關(guān)系表,即真值表：將上一步驟的輸入輸出量進(jìn)行抽象，對(duì)輸入和輸出變量賦予0、1值,作出真值表；（3）根據(jù)真值表填卡諾圖,寫輸出邏輯函數(shù)表達(dá)式的適當(dāng)形式，即函數(shù)表達(dá)式；（4）根據(jù)所得到的函數(shù)表達(dá)式畫出邏輯電路圖，完成最終實(shí)驗(yàn)要求；3、時(shí)序仿真波形中，輸出波形與輸入波形是否同步變化？如何解釋輸出波形中存在的毛刺？（1）如上圖所示，在輸入信號(hào)進(jìn)入之后，輸出信號(hào)會(huì)有短暫的滯后，并不能同步變化；（2）解釋：在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競爭和冒險(xiǎn)現(xiàn)

17、象。解決方法：一是添加布爾式的（冗余）消去項(xiàng)，但是不能避免功能冒險(xiǎn)，二是在芯片外部加電容。三是增加選通電路。在組合邏輯中，由于多少輸入信號(hào)變化先后不同、信號(hào)傳輸?shù)穆窂讲煌蚴歉鞣N器件延遲時(shí)間不同（這種現(xiàn)象稱為競爭）都有可能造成輸出波形產(chǎn)生不應(yīng)有的尖脈沖（俗稱毛刺），這種現(xiàn)象成為冒險(xiǎn)。（3）解決辦法： 1.通過改變?cè)O(shè)計(jì)，破壞毛刺產(chǎn)生的條件，減少毛刺發(fā)生。例如，數(shù)字電路設(shè)計(jì)中，常常采用Gray Code計(jì)數(shù)器取代普通計(jì)數(shù)器，因?yàn)镚ray Code 計(jì)數(shù)器的 輸出每次只有一位跳變，消除了競爭冒險(xiǎn)發(fā)生的條件，避免了毛刺的產(chǎn)生。2.毛刺并不是對(duì)所有的輸入都有危害，例如：D觸發(fā)器的D輸入端，只要毛刺不出

18、現(xiàn)在時(shí)鐘的上升沿且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害，因此可以說D觸發(fā)器的D輸入端對(duì)毛刺不敏感。因此，在系統(tǒng)中盡可能采用同步電路，因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害。（由于毛刺一般都很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立和保持時(shí)間）3. 以上方法可以大大減少毛刺，但它并不能完全消除毛刺，有時(shí)，我們必須手工修改電路來去除毛刺。我們通常使用"采樣"的方法。 一般說來，冒險(xiǎn)出現(xiàn)在信號(hào)發(fā)生電平轉(zhuǎn)換的時(shí)刻，也就是說在輸出信號(hào)的建立時(shí)間內(nèi)會(huì)發(fā)生冒險(xiǎn)，而在輸出信號(hào)的保持時(shí)間內(nèi)是不會(huì)有毛刺

19、信號(hào)出現(xiàn)的。如果在輸出信號(hào)的保持時(shí)間內(nèi)對(duì)其進(jìn)行"采樣"，就可以消除毛刺信號(hào)的影響。4、請(qǐng)總結(jié)實(shí)驗(yàn)中出現(xiàn)的問題，你是如何解決的？（1）軟件的使用和安裝 由于在使用的過程中，電腦并沒有安裝好的max+plus軟件，在拷貝老師的軟件過程中出現(xiàn)許多問題，比如驅(qū)動(dòng)問題，版權(quán)問題；此外，由于第一次使用該軟件，導(dǎo)致許多功能不是很熟悉，因此花費(fèi)了大量的測(cè)試時(shí)間。（2）輸入輸出的抽象化 在學(xué)習(xí)電路設(shè)計(jì)的過程中，抽象畫一直都是最難的一部分，由于此次試驗(yàn)有指導(dǎo)書的存在會(huì)省掉許多麻煩，但自己在實(shí)驗(yàn)之后需要反思實(shí)驗(yàn)二 全加器設(shè)計(jì)一、 實(shí)驗(yàn)任務(wù)設(shè)計(jì)并實(shí)現(xiàn)一個(gè)一位全加器二、 實(shí)驗(yàn)原理1. 列出真值表、寫

20、出邏輯函數(shù)。輸入輸出實(shí)驗(yàn)結(jié)果Ci-1BiAiSiCiSiCi00000000011010010101001101011001010101010111001011111111BiCi-1Ai 000111100010111010 SiBiCi-1Ai 000111100001010111 Ci邏輯函數(shù)為:Si=Ci-1AiBi+AiCi-1Bi+BiAiCi-1+AiBiCi-1=Ci-1AiCi-1BiCi-1·AiAiCi-1AiBi·BiAiBiBiCi-1·AiBiCi-1Ci=AiBi+AiCi-1+BiCi-1=AiBi·AiCi-1·BiCi-12.用MAX+PLUS2畫出實(shí)驗(yàn)原理圖。3.實(shí)驗(yàn)結(jié)果由指導(dǎo)教師現(xiàn)場檢查三、 實(shí)驗(yàn)連線全加器的三個(gè)輸入所對(duì)應(yīng)的管腳同三位撥碼開關(guān)相連；兩個(gè)輸出所對(duì)應(yīng)的管腳同兩位發(fā)光二極管相連。實(shí)驗(yàn)三 七段數(shù)字顯示譯碼器設(shè)計(jì)一 實(shí)驗(yàn)?zāi)康模哼M(jìn)一步了解Altera公司MAX+Plus軟件的基本應(yīng)用和用小規(guī)模邏輯電路設(shè)計(jì)一些小型器件的流程。 通過設(shè)計(jì)一個(gè)七段數(shù)字顯示譯碼器，讓學(xué)生掌握用原理圖描述組合邏輯電路的設(shè)計(jì)方法和組合邏輯電路的軟件仿真方法，進(jìn)而初步了解可編程器件設(shè)計(jì)的全過程。 二、實(shí)驗(yàn)原理：1.七段數(shù)字顯示譯碼器真值表:（N