畢業(yè)論文基于CPLD的出租車計(jì)價(jià)器的設(shè)計(jì)

1、基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì)作者姓名：李 剛剛專業(yè)名稱：信息工程指導(dǎo)教師：大學(xué) 講師基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) i摘摘 要要隨著電子行業(yè)的迅猛發(fā)展，計(jì)價(jià)器在各個(gè)領(lǐng)域中的使用越來(lái)越頻繁，用戶對(duì)計(jì)價(jià)器的要求也越來(lái)越高。以出租車多功能計(jì)價(jià)器為例，用戶不僅要求計(jì)價(jià)器性能穩(wěn)定，計(jì)費(fèi)準(zhǔn)確；不同國(guó)家和地區(qū)的收費(fèi)方式存在差異，即使在同一地區(qū)，不同車型的出租車其收費(fèi)方式也有差別，而且出租車還面臨幾年一次的調(diào)價(jià)或調(diào)整收費(fèi)方式等問(wèn)題。傳統(tǒng)的基于單片機(jī)設(shè)計(jì)的出租車多功能計(jì)價(jià)器已遠(yuǎn)遠(yuǎn)跟不上這種變化，功能升級(jí)很繁瑣，需要硬件重組和軟件更新同步進(jìn)行，成本高，并且每次升級(jí)都可能產(chǎn)生新的不穩(wěn)定因素

2、；而本設(shè)計(jì)是基于復(fù)雜可編程邏輯器件 (cpld)的出租車自動(dòng)計(jì)價(jià)系統(tǒng)，采用超高速集成電路硬件描述語(yǔ)言 vhdl 和邏輯綜合為基礎(chǔ)的自頂向下的電路設(shè)計(jì)方法，在硬件電路不加改變的前提下, 功能升級(jí)十分方便,從使用情況看, 該設(shè)計(jì)穩(wěn)定性好、可靠性高, 市場(chǎng)前景良好，而且開(kāi)發(fā)成本低，周期短，極大的滿足了用戶的變化要求。關(guān)鍵詞：硬件設(shè)計(jì) cpld 超高速集成電路硬件描述語(yǔ)言 仿真基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) iiabstractalong with the fast fierce development of the electronics profession, charge the m

3、achine in each realm of usage is more and more multifarious, the request of customer to the charge machine is also more and more high. to take multi-function charge machine of the rent car as an example, the customer not only request to charge the machine function stability, charge accurate; the for

4、-rent car of different from the charges method existence difference of the region, even in same region, car in different nation type it charges the way but also have the difference, and rent the car to still faces a time fee hikes of several years or adjust to charge the way etc. problem. traditiona

5、l according to a machine design of multi-function charge machine of for-rent car has already canned not keep up with this kind of variety far and far, the function upgrade is very tedious, needing the hardware reorganization to carry on with the software renewal synchronously, the cost is high, and

6、upgrade each time may produce the lately unsteady factor; but according to programmable logic array( cpld) of the spot of multi-function charge machine of for-rent car, the adoption hardware description language the vhdl and logic is comprehensive for basal from the crest get down of the electric ci

7、rcuit design method, does not change in the hardware electric circuit under the premise, the function upgrade extremely conveniently, looking from the service condition, this design stability good, the reliability is high, the market prospect is good, moreover the development cost is low, the cycle

8、is short, enormous has satisfied the change request of customer.key words：hardware design , complex programmable logic device, extremely high soon the integrated circuit hardware description language, simulation.基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) iii目 錄摘摘 要要 .i iabstractabstract .iiii1 1 前言前言 .1 11.1 課題研究背景.11.2

9、 本文所做的工作.32 2相關(guān)技術(shù)介紹相關(guān)技術(shù)介紹 .4 42.1 cpld 簡(jiǎn)介.42.1.1 cpld 的基本結(jié)構(gòu).42.1.2 cpld 的特點(diǎn).42.2 xilinx公司可編程邏輯器件介紹.52.2.1 xc9500 系列器件結(jié)構(gòu)簡(jiǎn)述.52.2.2 可編程 cpld 芯片 xc9572 產(chǎn)品規(guī)格說(shuō)明.82.3 vhdl 語(yǔ)言簡(jiǎn)介 .102.3.1 vhdl 語(yǔ)言的優(yōu)點(diǎn) .102.3.2 使用 vhdl 語(yǔ)言的可行性 .122.4 xilinx foundation f1.5 系統(tǒng)簡(jiǎn)介.123 3 出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì)出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì).13133.1 系統(tǒng)基本設(shè)計(jì)思想及實(shí)現(xiàn)的

10、功能及要求.133.1.1 系統(tǒng)基本設(shè)計(jì)思想.133.1.2 系統(tǒng)實(shí)現(xiàn)的功能及要求.133.2 系統(tǒng)硬件設(shè)計(jì).143.2.1 外圍電路介紹.143.3 系統(tǒng)軟件設(shè)計(jì).183.3.1 電子鐘程序設(shè)計(jì).183.3.2 計(jì)價(jià)部分程序設(shè)計(jì).193.4 程序仿真圖.25結(jié)結(jié) 論論 .2929致致 謝謝 .3030參考文獻(xiàn)參考文獻(xiàn) .3131基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) iv附錄附錄 a a（系統(tǒng)程序）（系統(tǒng)程序）.3232基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 11 前言1.1課題研究背景當(dāng)今社會(huì)是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。數(shù)字集成電路由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到

11、超大規(guī)模集成電路(vlsic,幾萬(wàn)門(mén)以上)以及許多具有特定功能的專用集成電路 asic（application specific integrated circuit）。在現(xiàn)代復(fù)雜的數(shù)字邏輯系統(tǒng)中，專用集成電路的應(yīng)用越來(lái)越廣泛，曾經(jīng)廣泛使用的由基本邏輯門(mén)和觸發(fā)器構(gòu)成的中小規(guī)模集成電路所占的比例越來(lái)越少。專用集成電路 asic 是面向用戶定義用途或特定功能的大規(guī)模，超大規(guī)模集成電路。專用集成電路的英文是 application specific integrated circuit, sic 是其英文縮寫(xiě)。asic有數(shù)字的、模擬的、數(shù)字和模擬混合的。按制造方式區(qū)分，有全定制 asic、有半定制a

12、sic、可編程 asic 三種。其中可編程 asic 可做到用戶在現(xiàn)場(chǎng)對(duì)其編程來(lái)實(shí)現(xiàn)各種特定的邏輯功能。正是可編程 asic 獨(dú)特的器件性能和應(yīng)用方式使擁護(hù)可“自制”大規(guī)模數(shù)字集成電路的理想成為現(xiàn)實(shí)?，F(xiàn)在，使用可編程 asic 和相應(yīng)的 eda 開(kāi)發(fā)系統(tǒng)，用戶可以借助計(jì)算機(jī)實(shí)現(xiàn)各種實(shí)際的數(shù)字電路或電子系統(tǒng)的設(shè)計(jì)、功能模擬、時(shí)間模擬以及系統(tǒng)調(diào)試。因此，可編程 asic 的問(wèn)世及廣泛應(yīng)用促進(jìn)了電子系統(tǒng)設(shè)計(jì)方法的重大變革這一說(shuō)法毫不過(guò)分。從 20 世紀(jì) 70 年代 intel 公司第一個(gè)推出 4004mpu 起到 80 年代初，是 mpu 技術(shù)飛速發(fā)展的時(shí)期。mpu 技術(shù)的快速滲透刺激了 mpu 外

13、圍 lsi 器件的發(fā)展。當(dāng)時(shí)由mpu、mpu 的外圍 lsi 器件，通用 ic 這三大積木塊搭起來(lái)可以標(biāo)準(zhǔn)地實(shí)現(xiàn)一個(gè)復(fù)雜的電子系統(tǒng)。到了 20 世紀(jì) 80 年代中期 mpu 由 8 位、16 位發(fā)展到 32 位，速度和集成度越來(lái)越高，再加上電子產(chǎn)品的少少批量多品種化趨勢(shì)，高速低功耗及小型化的要求，原來(lái)的電子系統(tǒng)中 mpu 的外圍 lsi 和通用 ic 適應(yīng)不了這一技術(shù)上的變化。20 世紀(jì) 80年代中期以來(lái)可編程 asic 以其現(xiàn)場(chǎng)可編程，高速，高集成度的優(yōu)勢(shì)充當(dāng)了電子系統(tǒng)中的新的積木塊。由 mpu、存儲(chǔ)器和可編程 asic 這三個(gè)可編程的積木塊組成現(xiàn)代電子系統(tǒng)已形成趨勢(shì)或潮流。是否采用可編程

14、asic 來(lái)實(shí)現(xiàn)電子產(chǎn)品的設(shè)計(jì)已成為衡量電子產(chǎn)品是否先進(jìn)的標(biāo)準(zhǔn)之一?？梢哉f(shuō)可編程 asic 技術(shù)是現(xiàn)代電子系統(tǒng)設(shè)計(jì)的新潮流，對(duì)于一個(gè)現(xiàn)代電子系統(tǒng)設(shè)計(jì)師來(lái)說(shuō)，學(xué)習(xí)應(yīng)用可編程 asic 技術(shù)勢(shì)在必行?；?cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 2雖然 asic 的成本很低，但設(shè)計(jì)周期長(zhǎng)，投入費(fèi)用高?？删幊踢壿嬈骷╬ld，programmable logic device）自問(wèn)世以來(lái)，經(jīng)歷了從低密度的prom、pla、pal、gal 到高密度的現(xiàn)場(chǎng)可編程門(mén)陣列（fpga，field programmable gate array）和復(fù)雜可編程邏輯器件 cpld（complex programmab

15、le logic device）的發(fā)展過(guò)程。大規(guī)?？删幊踢壿嬈骷某霈F(xiàn)打破了中小規(guī)模通用型集成電路和大規(guī)模專用集成電路壟斷的天下，它們既繼承了專用集成電路的高集成度、高可靠性的優(yōu)點(diǎn)，又克服了專用集成電路設(shè)計(jì)周期長(zhǎng)、投資大和靈活性差的缺點(diǎn)；它們也可以解決使電子系統(tǒng)小型化、低功耗、高可靠性等問(wèn)題。利用它們進(jìn)行產(chǎn)品開(kāi)發(fā)，不僅設(shè)計(jì)制造成本低、設(shè)計(jì)開(kāi)發(fā)周期短、開(kāi)發(fā)工具先進(jìn)、可靠性高，而且具有完全的知識(shí)產(chǎn)權(quán)，給設(shè)計(jì)人員帶來(lái)了諸多方便。fpga/cpld 因此被廣泛應(yīng)用于電子產(chǎn)品的原型設(shè)計(jì)和電子產(chǎn)品生產(chǎn)(一般在 1 萬(wàn)件以下)之中。幾乎所有應(yīng)用門(mén)陣列、pld 和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均應(yīng)用 fpga

16、 和 cpld 器件。fpga 與 cpld 都是可編程邏輯器件,它們是在 pal、gal 等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的，它們?cè)诟呙芏取⒏咚俣?、低功耗等方面發(fā)展很快，同以往的pla、pal、gal 等相比較,fpga/cpld 的規(guī)模比較大,它可以替代幾十甚至幾千塊通用 ic 芯片。在這十幾年的發(fā)展過(guò)程中,以 fpga/cpld 為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)取得了驚人的發(fā)展,單一芯片的門(mén)數(shù)從幾百門(mén)增加到數(shù)百萬(wàn)門(mén)，現(xiàn)場(chǎng)可編程邏輯器件從最初的 1200 個(gè)可利用門(mén),發(fā)展到 90 年代的 25 萬(wàn)個(gè)可利用門(mén)。目前,國(guó)際上著名半導(dǎo)體器件公司有 xilinx，lattice，altera 等，研發(fā)出若

17、干新型的大規(guī)?？删幊踢壿嬈骷pld 有 xilinx 公司的 xc9500 系列, lattice 公司的 isplsi/plsi1000 系列和 mach5 系列，altera 公司的 max7000 系列和 max9000 系列等。xilinx 公司的 xc5000/4000 系列,actel 公司的 act 系列，ti 公司的 tpc 系列, altera 公司的 flex 系列等是 fpga 的代表產(chǎn)品。廠商又陸續(xù)推出了數(shù)百萬(wàn)門(mén)的單片 fpga 芯片,將現(xiàn)場(chǎng)可編程器件的集成度提高到一個(gè)新的水平。隨著可編程邏輯器件及 eda 技術(shù)的高速發(fā)展，電子系統(tǒng)向集成化、小型化、大規(guī)模和高速度的

18、方向發(fā)展，電子系統(tǒng)的設(shè)計(jì)技術(shù)和工具也發(fā)生了深刻的變化。計(jì)算機(jī)技術(shù)的普及加速了電子設(shè)計(jì)自動(dòng)化技術(shù)的進(jìn)程，eda 開(kāi)發(fā)系統(tǒng)的自動(dòng)化和智能化程度也日臻完善。由美國(guó)國(guó)防部提出的 vhdl（very high speed integrated circuit hardware 基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 3description language）即超高速集成電路硬件描述語(yǔ)言，是為了要解決項(xiàng)目間的信息交換困難和設(shè)計(jì)維護(hù)困難，同時(shí)也為解決當(dāng)時(shí)的超高速集成電路（vhsic，very high speed integrated circuit）計(jì)劃而提出的一種硬件描述語(yǔ)言，采用高層次的、自頂向

19、下的設(shè)計(jì)方法來(lái)描述硬件，非常適合當(dāng)前需要。它改變了傳統(tǒng)的數(shù)字系統(tǒng)的描述方法和設(shè)計(jì)方法，使得軟件實(shí)現(xiàn)硬件化、硬件設(shè)計(jì)軟件化、用戶自制大規(guī)模和超大規(guī)模集成電路等都成為了現(xiàn)實(shí)。美國(guó)國(guó)防部 1987 年 12 月 ieee 接受 vhdl 為標(biāo)準(zhǔn)的 hdl，這就是今天的 ieee std1076-1987 和 ieee std1076-1993。foundation series 可編程器件開(kāi)發(fā)系統(tǒng)是 xilinx 公司設(shè)計(jì)的 eda 工具，具有很強(qiáng)的開(kāi)發(fā)和設(shè)計(jì)功能，是電子設(shè)計(jì)不可缺少的工具，他可以接受多種方式的輸入：原理圖輸入、文本輸入（硬件描述語(yǔ)言）、第三方 eda 工具提供的接口等。系統(tǒng)的仿真器

20、具有很強(qiáng)靈活性，可以控制對(duì)單器件或多器件的仿真。1.2本文所做的工作出門(mén)坐出租車已成為現(xiàn)在很多人的選擇，不僅隨叫隨到而且快捷方便，那么公平合理準(zhǔn)確的計(jì)費(fèi)就成為人們最關(guān)注的問(wèn)題。本文主要內(nèi)容是利用 cpld 可編程邏輯器件設(shè)計(jì)并實(shí)現(xiàn)一個(gè)適合實(shí)際的出租車計(jì)價(jià)系統(tǒng)，采用 vhdl 語(yǔ)言進(jìn)行編程，編程環(huán)境為 xilinx 公司的可編程器件的開(kāi)發(fā)系統(tǒng)（xilinx foundation），源程序文件經(jīng)編譯后下載到可編程邏輯器件 xc 9572 芯片內(nèi)部后，可應(yīng)用于實(shí)際的出租車計(jì)價(jià)系統(tǒng)中?；?cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 42相關(guān)技術(shù)介紹2.1 cpld 簡(jiǎn)介復(fù)雜可編程邏輯器件 cpld 與現(xiàn)場(chǎng)

21、可編程門(mén)陣列 fpga 都是在 pla、pal、gal等邏輯器件的基礎(chǔ)上發(fā)展起來(lái)的。與以往的 pla、pal、gal 等相比較，fpga/cpld的規(guī)模比較大，它可以替代幾十甚至幾千塊通用 ic 芯片。這樣的 fpga/cpld 實(shí)際上就是一個(gè)子系統(tǒng)部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。2.1.1 cpld 的基本結(jié)構(gòu)cpld 的集成度在千門(mén)/片以上，其基本結(jié)構(gòu)是由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成。其與陣列比 pal 大得多，但并非靠簡(jiǎn)單的增大陣列的輸入、輸出端口達(dá)到。陣列占用芯片的面積隨其輸入端數(shù)的增加而急劇增加，而芯片面積的增大不僅使芯片的成本增大，

22、還使信號(hào)在陣列中傳輸延遲加大而影響其運(yùn)行速度。所以cpld 通常是由多個(gè)類似 pal 功能塊組成，具有很大的固定于芯片上的布線資源，通過(guò)位于中心的互連矩陣連接在一起?；ミB陣列要將來(lái)自 i/o 的信號(hào)和邏輯塊的輸出布線到器件內(nèi)任何邏輯塊的輸入。一般互連矩陣有兩種形式：基于陣列的互連和基于多路開(kāi)關(guān)的互連?；陉嚵械幕ミB是縱橫開(kāi)關(guān)的實(shí)現(xiàn)方式，它允許任何輸入到互連矩陣中的信號(hào)布線到任何邏輯塊，是完全可布通的?；诙嗦烽_(kāi)關(guān)的互連是對(duì)邏輯塊的每個(gè)輸入有一個(gè)多路轉(zhuǎn)換器，輸入到互連矩陣的信號(hào)被連接到每個(gè)邏輯塊的大量多路開(kāi)關(guān)的輸入端，這些多路轉(zhuǎn)換器的選擇是可編程的，只允許其一個(gè)輸入通過(guò)它進(jìn)入邏輯塊。所以布通率與

23、多路轉(zhuǎn)換器的輸入寬度有關(guān)，寬度愈大，所占面積增加，性能降低。與 fpga 相比，cpld 不采用分段互連方式，因而具有較大的時(shí)間可預(yù)測(cè)性，產(chǎn)品可以給出引腿到引腿的最大延遲時(shí)間；此外，cpld 具有很寬的輸入結(jié)構(gòu)，適合于實(shí)現(xiàn)高級(jí)的有限狀態(tài)機(jī)；具有 isp 性能的 cpld，可以直接在系統(tǒng)內(nèi)對(duì)其進(jìn)行編程，因而類似于具有 isp 性能的 sram 查找表類型的 fpga?；?cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 52.1.2 cpld 的特點(diǎn)20 世紀(jì) 80 年代中期,altera 和 xilinx 分別推出了類似于 pal 結(jié)構(gòu)的擴(kuò)展型 cpld和與標(biāo)準(zhǔn)門(mén)陣列類似的 fpga ,它們都具有體系結(jié)

24、構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。這兩種器件兼容了 pld 和通用門(mén)陣列的優(yōu)點(diǎn),可實(shí)現(xiàn)較大規(guī)模的電路,編程也很靈活,具有以下特點(diǎn)：(1) 目前的 cpld 主要是基于 e2 prom 或 flash 存儲(chǔ)器編程 ,編程次數(shù)達(dá) 1 萬(wàn)次。其優(yōu)點(diǎn)是在系統(tǒng)斷電后 ,編程信息不丟失。cpld 又可分為在編程器上編程和在系統(tǒng)編程 (isp) cpld 兩種。 isp 器件的優(yōu)點(diǎn)是不需要編程器 ,可先將器件裝焊于印制板 ,再經(jīng)過(guò)編程電纜進(jìn)行編程,編程、調(diào)試和維護(hù)都很方便 。(2) cpld 是將多個(gè)可編程陣列邏輯 (pal)器件集成到一個(gè)芯片 ,具有類似 pal 的結(jié)構(gòu)。一般情況下 cpld

25、 器件中至少包含三種結(jié)構(gòu) :可編程邏輯功能塊 (fb);可編程 i/ o 單元 ;可編程內(nèi)部連線 。(3) 在速度上 cpld 優(yōu)于 fpga。由于 fpga 是門(mén)級(jí)編程 ,且 clb 之間是采用分布式互連 ;而 cpld 是邏輯塊級(jí)編程 ,且其邏輯塊互連是集總式的。因此 ,cpld 比 fpga 有較高的速度和較大的時(shí)間可預(yù)測(cè)性 ,產(chǎn)品可以給出引腿到引腿的最大延遲時(shí)間 。(4) fpga/cpld 軟件包中有各種輸入工具和仿真工具,以及版圖設(shè)計(jì)工具和編程器等全線產(chǎn)品,電路設(shè)計(jì)人員在很短的時(shí)間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真,直至最后芯片的制作。(5) 電路設(shè)計(jì)人員使用 fpga/cpl

26、d 進(jìn)行電路設(shè)計(jì)時(shí),軟件易學(xué)易用。2.2 xilinx 公司可編程邏輯器件介紹目前生產(chǎn) cpld 和 fpga 的公司主要有 altera、xilinx、lattice 以及 amd 公司。本次設(shè)計(jì)所使用的可編程邏輯器件是由 xilinx 公司生產(chǎn)的 cpld 器件xc9572。以下就對(duì) xilinx 公司生產(chǎn)的 xc9500 系列以及本次所采用的 xc9572 進(jìn)行介紹。2.2.1 xc9500系列器件結(jié)構(gòu)簡(jiǎn)述xc9500 系列器件采用 isp 技術(shù)。每個(gè) xc9500 系列器件是一個(gè)由多個(gè)功能塊(fb)和 i/o 塊(iob)組成，可用開(kāi)關(guān)矩陣 fastconnect 完全互連的子系統(tǒng)，i

27、ob 提供器件基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 6輸入和輸出的緩沖，每個(gè) fb 提供具有 36 個(gè)輸入和 18 個(gè)輸出的可編程邏輯的容量。fastconnect 開(kāi)關(guān)矩陣連接所有 fb 的輸出和輸入信號(hào)到 fb 的輸入端，對(duì)于每個(gè)fb，1218 個(gè)輸出(取決于封裝的引腿數(shù))和有關(guān)的輸出使能信號(hào)直接驅(qū)動(dòng) i/b。圖 2.1所示的是 xc9500 系列器件的結(jié)構(gòu)。它采用了基于 flash 的 0.35m 技術(shù)，可以提供10000 次以上編程/擦除周期。xc9500 系列器件分為以下三種系列：(1) xc9500xv 系列器件：2.5visp；引腳至引腳延時(shí) 3.5ns，fsys=200m

28、hz；多種電壓的 i/o 接口，可以支持的電壓為 3.3v/2.5v/1.8v。(2) xc9500xl 系列器件：3.3visp；引腳至引腳延時(shí) 4ns，fsys=196mhz；多種電壓的 i/o 接口，可以支持的電壓為 5.0v/3.3v/2.5v。(3) xc9500 系列器件：5.0visp；引腳至引腳延時(shí) 5ns，fsys=126mhz；多種電壓的 i/o 接口，可以支持的電壓為 5.0v/3.3v。以下介紹一下 xc9500 系列的基本結(jié)構(gòu)。(1) xc9500 功能塊(fb )每個(gè)功能塊由 18 個(gè)獨(dú)立的宏單元組成，能夠?qū)崿F(xiàn)組合邏輯和時(shí)序邏輯功能。fb能接收全局時(shí)鐘，輸出使能和復(fù)

29、位/置位信號(hào)。fb 生成 18 個(gè)輸出以驅(qū)動(dòng)fastconnect，這 18 個(gè)輸出與其對(duì)應(yīng)的輸出使能信號(hào)也可以驅(qū)動(dòng) i/ob。功能塊的結(jié)構(gòu)框圖如圖 2.1 所示基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 7圖 2.1 功能塊 fb 的結(jié)構(gòu)框圖(2) 宏單元(macrocell)通常宏單元由可編程的邏輯陣列、乘積項(xiàng)分配器、可編程寄存器、數(shù)據(jù)選擇器以及一些相應(yīng)的簡(jiǎn)單的門(mén)電路構(gòu)成。一般來(lái)說(shuō)，xc9500 系列的每一個(gè)宏單元可以單獨(dú)配置成組合邏輯功能或者時(shí)序邏輯功能，這主要取決于宏單元中的寄存器是否被旁路。圖 2.2 說(shuō)明了 fb 中宏單元的內(nèi)部結(jié)構(gòu)圖 2.2 fb 中宏單元的內(nèi)部結(jié)構(gòu)(3) 開(kāi)關(guān)矩

30、陣(switch matrix)開(kāi)關(guān)矩陣也是 cpld 內(nèi)部可編程的重要資源，其連接信號(hào)到 fb 的輸入。所有uob 的輸出和所有 fb 的輸出都驅(qū)動(dòng) fastconnect 開(kāi)關(guān)矩陣。這些信號(hào)的任一個(gè)都可以通過(guò)編程選擇以統(tǒng)一的延時(shí)驅(qū)動(dòng)每個(gè) fb。如圖 2.3 所示。(4) i/o 模塊(iob)基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 8在 xc9500 系列 cpld 的內(nèi)部結(jié)構(gòu)中，i/o 塊的功能是用來(lái)為 cpld 的輸入和輸出提供相應(yīng)的緩沖，即用來(lái)為內(nèi)部邏輯電路和器件的用戶引腳之間提供相應(yīng)的接口，它的具體結(jié)構(gòu)和輸出使能如圖 2.4 所示。圖 2.3 fastconnect 開(kāi)關(guān)矩陣(

31、5) 乘積項(xiàng)分配器(product term allocator)在 xc9500 系列 cpld 的 fb 中，乘積項(xiàng)分配器的主要功能是用來(lái)控制如何將直接來(lái)自于可編程與陣列的 5 個(gè)乘積項(xiàng)分配給相應(yīng)的宏單元來(lái)使用。2.2.2 可編程 cpld 芯片 xc9572 產(chǎn)品規(guī)格說(shuō)明1、xc9572 的特性(1) 所有引腳提供 7.5ns 引腳引腳邏輯延時(shí)；(2) 125mhz 計(jì)數(shù)頻率；(3) 具有 1600 個(gè)可用門(mén)的 72 個(gè)宏單元；基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 9(4) 72 個(gè)用戶 i/o 引腳；(5) 5v isp(內(nèi)部系統(tǒng)可編程)； 可完成 10000 次編程/擦除；圖

32、2.4 iob 結(jié)構(gòu)圖 可完成所有商用電壓和溫度范圍的編程/擦除；(6)增強(qiáng)的引腳鎖定結(jié)構(gòu)；(7) 靈活的 36v 18 功能塊； 90 個(gè)乘積項(xiàng)可驅(qū)動(dòng)功能塊內(nèi) 18 個(gè)宏單元的任意乘積項(xiàng)； 具有全局時(shí)鐘、乘積項(xiàng)時(shí)鐘、輸出使能及置位復(fù)位信號(hào)；(8) 擴(kuò)展的 ieee std 1149.1 邊界掃描支持(jtag)；(9) 每個(gè)宏單元內(nèi)具有可編程功率轉(zhuǎn)換模式；基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 10(10) 單個(gè)輸出時(shí)有轉(zhuǎn)換速率控制功能；(11) 用戶可編程地針功能；(12) 為設(shè)計(jì)保護(hù)提供的擴(kuò)展模式安全特性；(13) 高驅(qū)動(dòng)的 24ma 輸出；(14) 3.3v 或 5v 的 i/o

33、能力；(15) 先進(jìn)的 cmos 5v 快速閃爍技術(shù)；(16) 支持多片的 xc9500 并行編程；(17) 支持 44 腳 plcc，84 腳 plcc，100 腳 pqfp 和 100 腳 tqfp 封裝形式。2、xc9572 特性說(shuō)明xc9572 是一種高性能的 cpld，為一般的邏輯集成提供了先進(jìn)的系統(tǒng)內(nèi)部編程及測(cè)試功能。它由 8 個(gè) 36v18 功能塊組成，功能塊提供 1600 個(gè) 7.5ns 傳輸延時(shí)的可用門(mén)。系統(tǒng)的整體結(jié)構(gòu)見(jiàn)圖 2.5。2.3 vhdl 語(yǔ)言簡(jiǎn)介當(dāng)前，在國(guó)內(nèi)外應(yīng)用的硬件描述語(yǔ)言有許多種，vhdl 語(yǔ)言是應(yīng)用最廣泛的硬件描述語(yǔ)言之一。vhdl 語(yǔ)言功能相當(dāng)強(qiáng)大，不但

34、適應(yīng)了當(dāng)今電子設(shè)計(jì)自動(dòng)化技術(shù)的飛速發(fā)展，還變革性地促進(jìn)了電子設(shè)計(jì)自動(dòng)化技術(shù)的進(jìn)步。世界上一些著名 eda 公司的開(kāi)發(fā)工具均支持 vhdl。用 vhdl 語(yǔ)言編程實(shí)現(xiàn)數(shù)字電子系統(tǒng)硬件設(shè)計(jì)容易做到技術(shù)共享，hdl 語(yǔ)言最適合于用 cpld 和 fpga 等器件實(shí)現(xiàn)數(shù)字電子系統(tǒng)設(shè)計(jì)。2.3.1 vhdl 語(yǔ)言的優(yōu)點(diǎn)vhdl 語(yǔ)言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，vhdl 的語(yǔ)言形式和描述風(fēng)格與句法十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。vhdl 語(yǔ)言的程序結(jié)構(gòu)特點(diǎn)是見(jiàn)一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件、一個(gè)電路模塊湖一個(gè)系統(tǒng)）分成外部（或稱可視部分，即端

35、口）和內(nèi)部（或稱可視部分），即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其它的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 vhdl 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用 vhdl 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的?；?cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 111、與其他的硬件描述語(yǔ)言相比，vhdl 具有更強(qiáng)的行為描述能力。2、vhdl 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能檢查設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。3、 vhdl 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和圖 2.5 xc9572

36、 結(jié)構(gòu)圖已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、高速的完成必須由許多甚至多個(gè)開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn)。4、對(duì)于用 vhdl 完成一個(gè)確定的設(shè)計(jì)，可以利用 eda 工具進(jìn)行邏輯綜合和優(yōu)化，基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 12并自動(dòng)把 vhdl 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。vhdl 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。5、由于 vhdl 具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。2.3.2使用 vhdl 語(yǔ)言的可

37、行性使用 vhdl 語(yǔ)言設(shè)計(jì)出租車自動(dòng)計(jì)價(jià)系統(tǒng)，使其實(shí)現(xiàn)出租車上電子數(shù)字鐘和計(jì)費(fèi)器以及預(yù)置和模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示時(shí)鐘和車費(fèi)數(shù)目，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)。vhdl 語(yǔ)言編制的程序編譯通過(guò)下載到特定芯片后，可應(yīng)用于實(shí)際的出租車計(jì)價(jià)系統(tǒng)中。2.4 xilinx foundation f1.5 系統(tǒng)簡(jiǎn)介xilinx foundation 系統(tǒng)是 xilinx 公司可編程器件的開(kāi)發(fā)系統(tǒng)之一，是一種目前使用較廣的開(kāi)發(fā)系統(tǒng)。該系統(tǒng)提供一個(gè)非常友好的用戶界面，具有很強(qiáng)的開(kāi)發(fā)和設(shè)計(jì)功能。在此開(kāi)發(fā)系統(tǒng)下，用戶可以完成從設(shè)計(jì)輸入到設(shè)計(jì)仿真；從

38、設(shè)計(jì)編譯到器件編程，全部操作都在一個(gè)圖形界面下操作完成。foundation 系統(tǒng) 支持 xilinx 公司的全部系列的可編程邏輯器件，利用該系統(tǒng)可以開(kāi)發(fā)任何一種 xilinx 公司可編程邏輯器件?；?cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 133 出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì)3.1系統(tǒng)基本設(shè)計(jì)思想及實(shí)現(xiàn)的功能及要求3.1.1系統(tǒng)基本設(shè)計(jì)思想本系統(tǒng)設(shè)計(jì)包含電子鐘和計(jì)價(jià)器的設(shè)計(jì)，用 vhdl 語(yǔ)言實(shí)現(xiàn)整個(gè)系統(tǒng)的設(shè)計(jì)，編程環(huán)境為 xilinx foundation f1.5 系統(tǒng)。電子鐘程序的設(shè)計(jì)要有時(shí)分秒的計(jì)量及顯示，并且要有調(diào)節(jié)時(shí)間的功能。計(jì)價(jià)器程序的設(shè)計(jì)要有行駛路程、總金額和等待時(shí)間的計(jì)量及顯示

39、。設(shè)計(jì)最終生成 sram 目標(biāo)文件( 3 .sof) ,通過(guò) jtag 端口下載、byte2blaster 編程電纜并行口 ps 配置,將設(shè)計(jì)數(shù)據(jù)下載到相應(yīng)的 cpld 中。3.1.2系統(tǒng)實(shí)現(xiàn)的功能及要求出租車自動(dòng)計(jì)價(jià)系統(tǒng)實(shí)現(xiàn)兩方面的功能，一是有一個(gè)電子數(shù)字鐘的顯示，一是計(jì)價(jià)部分（計(jì)價(jià)器），如圖3.1所示。1、電子鐘實(shí)現(xiàn)功能及要求：（1）在led數(shù)碼管上顯示時(shí)、分、秒；（2）設(shè)置清零按鍵clr，clr信號(hào)有效時(shí)，使小時(shí)為1和分鐘為1；（3）設(shè)置小時(shí)調(diào)整按鍵，使小時(shí)加1，設(shè)置分鐘調(diào)整按鍵，使分鐘加1。2、計(jì)價(jià)器實(shí)現(xiàn)功能及要求：（1）實(shí)現(xiàn)預(yù)置功能，能預(yù)置起步費(fèi)，車行1.5公里內(nèi)，且累計(jì)等待時(shí)間2分

40、鐘內(nèi)，起步費(fèi)3元；（2）實(shí)現(xiàn)計(jì)價(jià)、計(jì)時(shí)、計(jì)程功能。計(jì)價(jià)部分為：起步費(fèi)6元，車行1.5公里外以每公里1元計(jì)費(fèi)，累計(jì)等待時(shí)間2分鐘內(nèi)不計(jì)費(fèi)，2分鐘外以每分鐘1.5元計(jì)費(fèi)。計(jì)價(jià)范圍為0-999.9元，分辨率為0.1元。計(jì)時(shí)部分為：計(jì)算乘客等待時(shí)間，計(jì)時(shí)器量程為59分，滿量程自動(dòng)歸零。計(jì)時(shí)分基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 14辨率為1分鐘。計(jì)程部分為：計(jì)算乘客所行駛的公里數(shù)，計(jì)程器的量程為99公里，滿量程自動(dòng)歸零。計(jì)程分辨率為0.1公里。（3）設(shè)計(jì)動(dòng)態(tài)掃描顯示電路，顯示出租車費(fèi)、等待時(shí)間、行駛路程。（4）公里脈沖傳感信號(hào)設(shè)定為每發(fā)一個(gè)脈沖代表運(yùn)行了0.1公里。3.2系統(tǒng)硬件設(shè)計(jì)系統(tǒng)硬件結(jié)構(gòu)

41、及框圖如圖 3.1 所示。在硬件設(shè)計(jì)方面，因?yàn)槭窃O(shè)計(jì)它的可實(shí)現(xiàn)性，所以電子鐘的調(diào)節(jié)信號(hào)、等待信號(hào)和啟動(dòng)以及復(fù)位手動(dòng)輸入，在使用 foundation 軟件模擬時(shí)則使用分頻出的不同頻率信號(hào)。這樣硬件設(shè)計(jì)則主要包括這幾部分：頻率信號(hào)源、鍵盤(pán)、功能芯片 xc9572、數(shù)碼管顯示、顯示位驅(qū)動(dòng)電路及數(shù)碼管段選驅(qū)動(dòng)電路。xc9572 是一種高性能的 cpld，具有 72 個(gè)用戶 i/o 引腳，圖 3.2 是電路的具體設(shè)計(jì)電路，數(shù)碼管顯示部分共用了 9 個(gè)led 數(shù)碼管，分別為 4 位計(jì)價(jià)顯示，3 位計(jì)程顯示，和 2 位等待時(shí)間顯示，電子鐘部頻率信號(hào)分頻模塊控制模塊等待信號(hào)公里脈沖計(jì)費(fèi)/復(fù)位電子鐘計(jì)費(fèi)模塊計(jì)

42、時(shí)模塊計(jì)程模塊數(shù)碼管顯示圖 3.1 計(jì)價(jià)系統(tǒng)件功能框圖led 數(shù)碼管動(dòng)態(tài)掃描信號(hào)f1f10f15f1基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 15分的數(shù)碼管及驅(qū)動(dòng)電路因重復(fù)所以省略，總體電路圖如圖 3.2 所示，在第三章介紹電子鐘的程序設(shè)計(jì)部分。3.2.1外圍電路介紹信號(hào)源晶振電路如圖 3.3 所示?；?cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 16123456abcd654321dcbatitlenumberrevisionsizebdate:19-jun-2006sheet of file:h:sheet2.dd bdrawn by:io1io2io3io4io/gck15io/gck26

43、io/gck37io8io9io35io36io37io38io/gsr39io/gts240io/gts142io43io44io11io12io13io14io18io19io20io22io24io25io26io27io28io29io33io34tck17tdi15tms16tdo30vccint21gnd10u?xc9572-7pc44c(44)12345671098sm212345671098sm312345671098sm412345671098sm5eeeeddddt2t3t4t5ccccggggfffft2t3t4t5aaaabbbb12345671098sm6123456

44、71098sm712345671098sm812345671098sm912345671098sm1r1311kr1331kr1351kr1371kr1391kr1411kr1431kpnp1pnp2pnp3pnp4pnp5pnp6pnp7bg1019012bg1029012bg1039012bg1049012bg1059012bg1069012bg1079012t4t5t6t7bg1099013bg1109013bg1119013bg1129013r1091kr1101kr1111kr1121ka4a5a6a7b7r1311kr1311kr1311kr1311kr1311kr1311kr13

45、11kabcdefgvcck55k44k33k22k00k11keyh2keyh1keyh0r510kr410kvcc1gnd2tck3tdo4tdi5tms6j3xjtaggndtcktdotditmsvccnc1gnd2vcc4out3u5240hzvccvcctmstdotditckvcct3bg1129013r1121ka3t2bg1129013r1121ka2t9bg1129013r1121ka9t1bg1129013r1121ka1t8bg1129013r1121ka8gft1abedt1cgft6abedt6cedt7cedt8cedt9cbat9fgbat8fgbat7fg圖

46、3.2 總體設(shè)計(jì)電路圖基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 17123456abcd654321dcbatitlenumberrevisionsizebdate:15-jun-2006sheet of file:c:documents and settingshuang桌桌sheet2.ddbdrawn by:nc1gnd2vcc4out3u5240hzvcc圖 3.3 電源晶振因?yàn)楸驹O(shè)計(jì)對(duì)信號(hào)頻率精確讀要求較高，所以使用 240 赫茲有源晶振，通過(guò)分頻得到各分頻信號(hào)。鍵盤(pán)控制電路如圖 3.4。123456abcd654321dcbatitlenumberrevisionsizebdat

47、e:19-jun-2006sheet of file:h:sheet2.dd bdrawn by:io1io2io3io4io/gck15io/gck26io/gck37io8io9io35io36io37io38io/gsr39io/gt s240io/gt s142io43io44io11io12io13io14io18io19io20io22io24io25io26io27io28io29io33io34tck17tdi15tm s16tdo30vccint21gnd10u?xc9572-7pc44c(44)12345671098sm 212345671098sm 31234567109

48、8sm 412345671098sm 5eeeeddddt2t3t4t5ccccggggfffft2t3t4t5aaaabbbb12345671098sm 612345671098sm 712345671098sm 812345671098sm 912345671098sm 1r1311kr1331kr1351kr1371kr1391kr1411kr1431kpnp1pnp2pnp3pnp4pnp5pnp6pnp7bg1019012bg1029012bg1039012bg1049012bg1059012bg1069012bg1079012t4t5t6t7bg1099013bg1109013bg

49、1119013bg1129013r1091kr1101kr1111kr1121ka4a5a6a7b7r1311kr1311kr1311kr1311kr1311kr1311kr1311kabcdefgvcck55k44k33k22k00k11keyh2keyh1keyh0r510kr410kvcc1gnd2tck3tdo4tdi5tm s6j3xjtaggndtcktdotditm svccnc1gnd2vcc4out3u5240hzvccvcctm stdotditckvcct3bg1129013r1121ka3t2bg1129013r1121ka2t9bg1129013r1121ka9t1b

50、g1129013r1121ka1t8bg1129013r1121ka8gft1abedt1cgft6abedt6cedt7cedt8cedt9cbat9fgbat8fgbat7fg圖 3.4 鍵盤(pán)控制電路 鍵盤(pán)控制電路的按鍵采用行列對(duì)應(yīng)端口接通來(lái)實(shí)現(xiàn)信號(hào)輸入，例如當(dāng) k0 按下時(shí)，芯片的管腳 1 和管腳 3 接通。k0 為計(jì)價(jià)器啟動(dòng)鍵 start,k1 為清零鍵 clr，k2 為等待信號(hào)，k3 為公里脈沖，k4、k5 為分鐘和小時(shí)的調(diào)節(jié)按鍵。數(shù)碼管顯示驅(qū)動(dòng)電路如圖 3.5。通過(guò)三極管 9012 對(duì)基極電流的放大使數(shù)碼管a、b、c、d、e、f、g 各個(gè)顯示段點(diǎn)亮，各個(gè)顯示段則由 cx9572 輸

51、出不同的數(shù)值碼，來(lái)組成不同數(shù)字。led 的工作電流在 810 毫安，通過(guò)計(jì)算 r131 選擇 1k 電阻排?；?cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 18123456abcd654321dcbatitlenumberrevisionsizebdate:19-jun-2006sheet of file:h:sheet2.ddbdrawn by:io1io2io3io4io/gck15io/gck26io/gck37io8io9io35io36io37io38io/gsr39io/gts240io/gts142io43io44io11io12io13io14io18io19io20io22io2

52、4io25io26io27io28io29io33io34tck17tdi15tms16tdo30vccint21gnd10u?xc9572-7pc44c(44)12345671098sm212345671098sm312345671098sm412345671098sm5eeeeddddt2t3t4t5ccccggggfffft2t3t4t5aaaabbbb12345671098sm612345671098sm712345671098sm812345671098sm912345671098sm1r1311kr1331kr1351kr1371kr1391kr1411kr1431kpnp1pnp

53、2pnp3pnp4pnp5pnp6pnp7bg1019012bg1029012bg1039012bg1049012bg1059012bg1069012bg1079012t4t5t6t7bg1099013bg1109013bg1119013bg1129013r1091kr1101kr1111kr1121ka4a5a6a7b7r1311kr1311kr1311kr1311kr1311kr1311kr1311kabcdefgvcck55k44k33k22k00k11keyh2keyh1keyh0r510kr410kvcc1gnd2tck3tdo4tdi5tms6j3xjtaggndtcktdotdi

54、tmsvccnc1gnd2vcc4out3u5240hzvccvcctmstdotditckvcct3bg1129013r1121ka3t2bg1129013r1121ka2t9bg1129013r1121ka9t1bg1129013r1121ka1t8bg1129013r1121ka8gft1abedt1cgft6abedt6cedt7cedt8cedt9cbat9fgbat8fgbat7fg圖 3.5 數(shù)碼管段顯示驅(qū)動(dòng)電路位選信號(hào)驅(qū)動(dòng)電路如圖 3.6。123456abcd654321dcbatitlenumberrevisionsizebdate:15-jun-2006sheet of f

55、ile:c:documents and settingshuang桌桌sheet2.ddbdrawn by:t4bg1129013r1121ka4圖 3.6 數(shù)碼管位選驅(qū)動(dòng)電路（部分）位選信號(hào)由 a4 進(jìn)入，經(jīng) 9013 放大電路放大，點(diǎn)亮對(duì)應(yīng)的數(shù)碼管。也由 cx9572的 i/o 輸出的不同數(shù)值來(lái)循環(huán)掃描點(diǎn)亮數(shù)碼管。數(shù)碼管采用共陰極，因此當(dāng) i/o 輸出為高電平時(shí)數(shù)碼管點(diǎn)亮。i/o基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 193.3系統(tǒng)軟件設(shè)計(jì)系統(tǒng)軟件總體設(shè)計(jì)包括四大模塊，即分頻模塊、控制模塊、計(jì)量模塊（含電子鐘）和譯碼顯示模塊。分頻模塊對(duì)輸入脈沖進(jìn)行分頻，得到頻率為 15hz、10hz

56、和 1hz 三種頻率時(shí)鐘信號(hào)?？刂颇K是系統(tǒng)的核心部分，對(duì)計(jì)價(jià)器的狀態(tài)進(jìn)行控制。計(jì)量模塊完成鐘表計(jì)時(shí)，出租車計(jì)價(jià)、計(jì)時(shí)、計(jì)程功能。動(dòng)態(tài)掃描/譯碼顯示模塊完成電子鐘、計(jì)費(fèi)、計(jì)時(shí)、計(jì)程數(shù)據(jù)顯示。程序設(shè)計(jì)時(shí)將電子鐘顯示、里程和等待時(shí)間顯示、計(jì)費(fèi)顯示模塊的動(dòng)態(tài)掃描功能獨(dú)立出來(lái)，單獨(dú)設(shè)計(jì)一個(gè)共用的掃描模塊，因此將電子鐘顯示、里程和等待時(shí)間顯示、計(jì)費(fèi)顯示模塊各自都分為計(jì)數(shù)模塊和掃描兩個(gè)模塊。3.3.1電子鐘程序設(shè)計(jì)電子鐘原理圖如圖 3.7 所示。電子鐘端口信號(hào)圖見(jiàn)圖 3.8。f1 為系統(tǒng)分頻模塊產(chǎn)生的 1s 時(shí)鐘信號(hào)。秒計(jì)數(shù)器分計(jì)數(shù)器時(shí)計(jì)數(shù)器數(shù)碼管顯示led 數(shù)碼管位選擇信號(hào) scanclk秒個(gè)位秒十位分

57、個(gè)位分十位時(shí)個(gè)位時(shí)十位圖 3.7 電子鐘原理圖m_addh_addf1基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 20h_add 信號(hào)為小時(shí)調(diào)整按鍵輸入信號(hào)。h_add 信號(hào)有效時(shí)，小時(shí)數(shù)字加 1。m_add 信號(hào)為分鐘調(diào)整按鍵輸入信號(hào)。m_add 信號(hào)有效時(shí)，分鐘數(shù)字加 1。clr 信號(hào)為電子鐘清 0 使能信號(hào)。f1scanclkclrh_addm_adds1h0f1scanclkclrh_addm_addm0m1圖 3.8 電子鐘端口信號(hào)s0h1s0s1m0m1h0h1scanclk 信號(hào)為 led 數(shù)碼管的動(dòng)態(tài)掃描信號(hào)。電子鐘程序設(shè)計(jì)時(shí)主要是 1 秒脈沖的累加，分別設(shè)秒低位、秒高位、分低

58、位、分高位、小時(shí)低位和小時(shí)高位，我們定義 6 個(gè) 4 位的信號(hào)分別代表電子鐘的各位：s0、s1、m0、m1、h0 和 h1。當(dāng) s0 計(jì)到 9 時(shí)則 s1 加 1，當(dāng) s0 和 s1 分別為 9 和 5 時(shí)，則 m0 加 1，同時(shí) s0、s1 清 0。分鐘和小時(shí)位也是同樣的道理，當(dāng) m0 計(jì)到 9 時(shí)則 m1 加1,當(dāng) m0 和 m1 分別為 9 和 5 時(shí)，則 h0 加 1，同時(shí) m0、m1 清 0。小時(shí)位在累加到 12 時(shí)則清 0，在累加時(shí)同時(shí)還要判斷調(diào)節(jié)信號(hào)（h_add、m_add）是否為 0，不為 0 時(shí)則為電子鐘調(diào)節(jié)，調(diào)節(jié)信號(hào)每來(lái)一個(gè)上升沿，對(duì)應(yīng)的分或小時(shí)加 1。電子鐘程序框圖見(jiàn)圖

59、3.9 所示。3.3.2計(jì)價(jià)部分程序設(shè)計(jì)系統(tǒng)分頻模塊產(chǎn)生 15hz、10hz 和 1hz 三種頻率時(shí)鐘信號(hào)。見(jiàn)系統(tǒng)仿真圖。整個(gè)計(jì)費(fèi)過(guò)程可以歸總到一個(gè)流程圖中，設(shè)定 k0 為計(jì)價(jià)器啟動(dòng) start 鍵。租車在載客期間的行使?fàn)顟B(tài)，k0 判斷載客的開(kāi)始與結(jié)束。k2 為等待信號(hào) stop_wait，k2 為 1為等待狀態(tài)，為 0 為行使?fàn)顟B(tài)。用 k0 判斷出當(dāng)開(kāi)始工作時(shí)，計(jì)費(fèi)器要循環(huán)判斷是否有傳感器脈沖和等待信號(hào)，當(dāng)一直有傳感器脈沖時(shí)計(jì)費(fèi)器要累加脈沖數(shù)當(dāng) 100 米時(shí)發(fā)送基于 cpld 的出租車自動(dòng)計(jì)價(jià)系統(tǒng)的設(shè)計(jì) 21一個(gè)里程信號(hào)，同時(shí)里程信號(hào)也要不斷累加，當(dāng)累加到 1 公里時(shí)，顯示的里程和金額同時(shí)加

60、f1 上升沿秒信號(hào)累加s0=9?s1+1 且 s0 清 0m0=9？m1+1 且 m0 清 0m1&m0=59 且 s1&s0=59?h0+1，m1,m0 清 0h0=9 ？h1+1,h0 清 0m_add 信號(hào)輸入m_add=1?分鐘加 1圖 3.9 電子鐘程序框圖ynny y nyn是否為 12時(shí) 59 分 59秒h1&h0 清 0s1&s0=59?m0+1 且 s1&s0 清 0ynyn分鐘位清 0是否為 59上相應(yīng)的金額。當(dāng)判斷到有等待信號(hào)時(shí)，開(kāi)始途中等待計(jì)價(jià)模式，開(kāi)始等待時(shí)間計(jì)時(shí)。等待計(jì)價(jià)部分也可以設(shè)不同等待單價(jià)，小于 1.5 公里時(shí)和大于 1.5 公里時(shí)可以有不同的等待單價(jià)。我